[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及一种形成例如包括设置在两层半导体材料之间的介质材料层这种类型的半导体结构的方法。

背景技术

在半导体器件制备领域，在制造某些半导体器件时进行牺牲层的各向同性横向蚀刻是已知的。例如，所谓的“Silicon-On-Nothing”(SON)金属氧化物半导体场效应晶体管(MOSFET)使用硅-锗(SiGe)牺牲层将薄硅层设置在栅叠层下面，其用作MOSFET有源区，使用薄的硅有源区提供显著的器件性能优点。作为MOSFET的制备工艺的一部分，Si-Ge牺牲层被横向蚀刻并用氧化物缓冲层代替。

为了蚀刻Si-Ge牺牲层，在下游或远程等离子体工具例如化学下游蚀刻器(chemical downstream etcher，CDE)或去耦等离子源(DPS)中，采用湿法化学蚀刻溶液或各向同性等离子蚀刻技术。

尽管使用各向同性等离子蚀刻由于硅和硅-锗之间的电化学电位差而会导致非常高选择性蚀刻，但很难控制并且不容易原位监视。而且，用于横向蚀刻的等离子蚀刻目前没有提供足够的选择性，这是因为当完成硅-锗蚀刻或到达蚀刻终点时会失去选择性。对于一些应用，还可能必须提供抗蚀剂或氧化物硬掩模的另外的掩模层，以使得能够使用等离子蚀刻。

关于湿法化学蚀刻溶液的使用，它们也会遇到许多不利问题。实际上，尽管也是选择性的，使用这样的溶液会导致对正在被蚀刻的器件的极小和精巧的薄特征的机械损伤。另外，很难监测湿法化学蚀刻的进展，因为没有可直接测量的参数可用，例如借助光发射。而且，用于横向蚀刻的湿法化学蚀刻溶液的使用可能受制于纳米尺寸特征中蚀刻溶液的润湿。而且，像DPS一样，湿法化学蚀刻也难以控制并且会遇到在Si-Ge终点选择性损失的问题。

发明内容

根据本发明，提供一种如所附权利要求中所述的形成半导体结构的方法。

附图说明

现在将参考附图仅以示例的方式描述本发明的至少一个实施例，在附图中：

图1是3层半导体材料的基础层的示意图；

图2是补充了用于形成栅叠层的绝缘层和电极层的图1的基础层的示意图；

图3是由图2的结构形成的栅叠层的示意图；

图4是根据本发明实施例的形成在图3的结构中的沟槽的示意图；

图5是根据本发明实施例的从图4的结构移除的牺牲层的示意图；和

图6是根据本发明实施例的部分完成的器件的示意图。

具体实施方式

贯穿以下描述，相同的附图标记用于表示相同的部分。

参考图1，根据已知的互补金属氧化物半导体(CMOS)处理技术，通过首先生长构成第一层半导体材料的硅衬底10形成金属氧化物半导体场效应(MOSFET)晶体管器件5。然后利用已知的合适的外延沉积技术，在硅衬底10上生长30nm厚的第二层(硅-锗)12。之后在硅-锗层12上生长20nm厚的第三层(硅)14。

转向图2，然后利用常规的CMOS处理技术形成栅叠层。在该实例中，然后在硅层14上沉积介质材料，例如二氧化硅(SiO₂)，或典型地介电常数比硅的介电常数大的材料，也称作高K材料，作为栅绝缘层16。生长足够厚的栅绝缘层16以组成高质量的介质层。典型地，生长厚度在约15和30埃之间的栅绝缘层16，这取决于材料的介电常数和技术应用。

其后，在栅绝缘层16上方沉积多晶硅(PolySi)或金属以形成栅电极层18并用作栅电极。

然后对栅绝缘层16和栅电极层18进行初始蚀刻(图3)以形成栅叠层，栅绝缘层16分享栅电极层18的轮廓。因此，暴露出硅层14的上表面22。

利用常规的CMOS处理技术(图4)，典型地利用其是用于形成有源区的掩模的尺寸修正的掩模，使用光致抗蚀剂图案(未示出)保护有源区。

可选地，可以使用其它掩模材料形成该掩模，这取决于制备整合的最佳顺序，例如使用氮化硅(SiN)在栅叠层20上形成硬掩模，因为SiN对氟和氯核素蚀刻剂具有高的抗耐性。

利用光致抗蚀剂图案，将一对沟槽24蚀刻进硅层14的区域中以分别用于源区和漏区。利用标准反应离子蚀刻(RIE)工艺蚀刻该对沟槽24，由此在硅层14中生成了开口以暴露出Si-Ge层12。为了控制蚀刻工艺，光发射谱(OES)信号能提供检测RIE工艺结束的能力，也称作终点检测。一旦沟槽已经穿透了Si-Ge层12，或当沟槽24开始穿透衬底10时，就停止沟槽24的蚀刻。