[发明专利]高速管线A/D转换器的时钟控制方法及其锁存时钟生成器

说明书

技术领域

本发明涉及高速管线A/D转换器的时钟控制方法和管线A/D转换器的时钟控制用锁存(latch)时钟生成器{Timing Controlling Method at High-SpeedPipel ined A/D Converters and Latch Clock Generator for High-Speedpipelined A/D Converters}。详细地说，本发明涉及到以下时钟控制方法及其使用的锁存时钟生成器：在高速运转的管线A/D转换器中，能够确保充分的时钟空余(margin)，使高速运转非常有用，而且，能够防止模拟组件等的不必要功率消耗，实现管线A/D转换器的低功率运转。

背景技术

近来，CD(Compact Disk)和DVD(Digital Versatile Disk)等光盘存储和播放设备生产技术飞速发展，而且，在高速信息处理设备中，A/D转换器的速度类型也变得多样化。对于高速A/D转换器来说，虽然有全闪烁(Full Flash)形态的A/D转换器，但是其显像度(Resolution)受到限制，在结构上要消耗大量的电量，所以很难达到高速运转状态下的低功率高显像度效果。因此，能够同时实现高显像度和高速效果的管线(Pipeline)A/D转换器便被用于很多的应用领域。虽然如此，但是对于管线A/D转换器来说，在体现高速效果时，在希望的时钟内，必须对模拟(Analog)信号进行处理，所以必须消耗大量电量，时钟(Timing)也受到限制，所以给体现高速效果带来很多困难。

现存最典型形态的管线A/D转换器如图1所示。包括SHA(sample-and-hold：取样及保持放大器)11和与SHA的输出端电连接的多级相串联的转换电路12，以及与多级转换电路12的输出端电连接的一数字错误修正逻辑电路(Digital Error Correction Logic，DCL)13。

各端输入的模拟信号为m-位(m-bit)闪烁A/D转换器和乘法模拟转换器(以下简称MDAC：Multiplying Digital to Analog Converter)的输入信号。

图2是构成原有管线A/D转换器的各转换电路的结构示意图。各转换电路12包括一闪烁A/D转换器121和一MDAC121。闪烁A/D转换器121由前置放大器1211、锁存器1212和编码器1213(Encoder)所构成。MDAC122包括DAC1221和放大器1222。闪烁A/D转换器输出的数字编码(Digital Code)被传输到MDAC，制成参照电压使用，MDAC对所输入的模拟信号和参照电压差(Residue)进行放大，并被传输到下一级。这种信号流动的时钟流程如图3所示。

用于驱动管线A/D转换器的时钟使用非重叠两相时钟(Non-OverlappingTwo-Phase Clock)类型的时钟信号QO和QE。如上所述，MDAC接收到闪烁A/D转换器输入的编码，并进行放大。因此，在MDAC开始进行放大前，闪烁A/D转换器必须有输出功率。同时，MDAC进行放大时的输出功率必须加入到Tw内，才能够获得所需要的显像度。现有的A/D转换器利用QE时钟的下降沿(FallingEdge)，制成比较器的锁存时钟，同时，在ΔT12期间，将数字编码输入MDAC内。同时，根据模拟数据的不同，MDAC必须在Tw内对模拟信号进行处理。同时，如果ADC慢慢高速运转，时钟的周期变短，由此，ΔT12也随着变短。从锁存时钟的上升沿(Rising Edge)起，使构成闪烁A/D转换器的锁存器开始运转，输入MDAC内的数字编码的输出时钟ΔTLD便是空余。在低速运转的A/D转换器中，因为ΔT12＞ΔTLD，所以，MDAC的设置时钟等于Tw便可以。但是，高速运转时，便满足ΔT12＜ΔTLD，MDAC开始放大后，因为开始接收数字编码，所以截止获得所需要的电压前，MDAC的设置时钟被限制在Tw以下。因此，为了设置高速输出，所以便需要更多的电力消耗，从而造成电量的不必要增加和浪费。

发明内容

本发明是为了解决上述问题而提出的一种高速管线A/D转换器的时钟控制方法及其锁存时钟生成器，使用该高速管线A/D转换器的时钟控制方法及能够进行时钟控制的管线A/D转换器的时钟控制用锁存时钟生成器在高速运转的管线A/D转换器中，能够确保充分的时钟空余，不仅使高速运转非常有用，而且能够防止模拟组件不必要电力消耗等。