[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体栅极的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，晶片朝向更高的元件密度、高集成度方向发展，半导体器件例如CMOS的栅极变得越来越细且长度变得较以往更短。在制造工艺进入65nm工艺节点之后，栅极的最小特征尺寸已经达到65nm以下，甚至达到40nm。

多晶硅是制造栅极的优选材料，其具有特殊的乃热性以及较高的刻蚀成图精确姓。在形成栅极的过成中，通常需要在栅极多晶硅层表面覆盖硬掩膜层(hard mask)。申请号为200410089397.2的中国专利申请公开了一种可控制栅极结构长度的刻蚀工艺。该方法在图案化的光刻胶下加设硬掩膜层，先将图案化光刻胶的图案转移至硬掩膜层上，并将图案化光刻胶移除，最后再以此图案化硬掩膜为掩膜进行刻蚀。

图1至图3为说明现有栅极形成过程的剖面示意图。如图1所示，在半导体衬底100上形成一层栅极氧化硅110，在栅极氧化层110上沉积多晶硅层120，然后利用化学气相淀积(CVD)等工艺多晶硅层120上沉积硬掩膜层130，该硬掩膜层130的材料为氮化硅(SIN)或氮氧化硅(SION)，随后涂布光刻胶并对光刻胶进行图案化。

如图2所示，利用刻蚀工艺将图案化后的光刻胶图形140转移至硬掩膜层130上，形成图案化的硬掩膜180。将所述图案化光刻胶图形140移除，再以图案化的硬掩膜180为掩膜刻蚀多晶硅层120形成栅极150。

由于图案化的硬掩膜180对多晶硅层120的刻蚀选择比很高，因此可避免因图案化的光刻胶被过度刻蚀的问题。然而，上述硬掩膜130的材料为氮化硅(SIN)或氮氧化硅(SION)，需要用湿法腐蚀的方法去除，所使用的腐蚀液为磷酸(H₃PO₄)。由于硬掩膜130的材料比较致密，因此腐蚀的时间必须足够长才能将硬掩膜130彻底去除。众所周知，对CMOS器件中的NMOS和PMOS的栅极进行预掺杂能够改善器件的阈值电压和驱动电流特性，从而提高器件性能。对于NMOS器件，通常优先采用n型杂质例如磷对栅极进行掺杂。在此条件下，当利用磷酸去除硬掩膜时，磷酸会同时腐蚀掺杂磷杂质的多晶硅栅极部分，导致多晶硅栅极150出现如图3所示的瓶颈(necking)160的现象，特别在栅极特征线宽在65nm以下和磷酸去除硬掩膜的时间较长的情况下，瓶颈现象尤为严重。

发明内容

本发明的目的在于提供一种半导体器件栅极的形成方法，能够避免栅极的瓶颈(necking)现象的发生。

为达到上述目的，本发明提供的一种半导体器件的制造方法，包括：

在半导体衬底上形成电介质层；

在所述电介质层上形成多晶硅层；

在所述多晶硅层上形成硬掩膜层并图案化所述硬掩膜层；

刻蚀所述多晶硅层至所述电介质层表面形成栅极；

在所述栅极侧壁形成侧壁保护层；

去除所述硬掩膜层。

所述形成侧壁保护层的步骤包括：

在具有所述栅极的衬底上形成介质层；所述介质层覆盖所述栅极侧壁、电介质层和硬掩膜层表面；

去除位于所述电介质层和硬掩膜层表面的所述介质层。

所述介质层为氮化硅或氮氧化硅或氮化硅和氮氧化硅的混合物。所述硬掩膜层为氮化硅或氮氧化硅或氮化硅和氮氧化硅的混合物。所述侧壁保护层的最小厚度等于或稍大于所述硬掩膜层的厚度。所述位于电介质层表面的介质层的厚度小于位于栅极侧壁的介质层的厚度。所述硬掩膜层利用磷酸去除。所述电介质层表面的介质层的厚度与硬掩膜层表面的介质层的厚度相同。

本发明具有相同或相应技术特征的另一种半导体器件的制造方法，包括：

在半导体衬底上形成电介质层；

在所述电介质层上形成多晶硅层；

在所述多晶硅层上形成硬掩膜层并图案化所述硬掩膜层；

刻蚀所述多晶硅层至所述电介质层表面形成栅极；

在具有所述栅极的衬底上形成介质层；所述介质层覆盖所述栅极侧壁、电介质层和硬掩膜层表面；

去除位于所述电介质层和硬掩膜层表面的所述介质层；

利用磷酸去除所述硬掩膜层；以及

栅极侧壁表面的介质层。