[发明专利]一种突破非易失性存储器件速度瓶颈的装置

权利要求书

1.一种突破非易失性存储器件速度瓶颈的装置，其特征在于：所述装置包括缓冲装置、指令总线以及非易失性存储器件访问总线；其中缓冲装置处于微处理器CPU和非易失性存储器件之间，指令总线连接缓冲装置和微处理器CPU，非易失性存储器件访问总线连接缓冲装置和非易失性存储器件。

2.如权利要求1所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：扩展与缓存装置相连接的非易失性存储器件访问总线的位宽。

3.如权利要求1所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述指令总线包括状态总线、指令地址信息总线以及指令代码总线；所述非易失性存储器件访问总线包括非易失性存储器件地址总线和非易失性存储器件数据总线；所述缓冲装置包括缓冲控制器和缓冲单元，其中缓冲控制器通过控制总线来控制缓冲单元。

4.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述缓冲装置根据微处理器CPU的每一次访问请求都实现一次对非易失性器件的一次访问，而每一次针对非易失性器件的访问都能够获得并存储数倍于当前实际需要的数据信息，这些信息可供微处理器CPU运行多个指令周期。

5.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述缓冲控制器，在正常工作过程中将根据微处理器CPU指令地址信息总线预测微处理器CPU的指令访问地址，由非易失性存储器件地址总线输出至非易失性存储器件；非易失性存储器件将根据非易失性存储器件地址总线返回相应的数据，由非易失性存储器件数据总线送至缓存单元；缓存单元将根据缓冲控制器的控制总线来选择缓存非易失性存储器件数据总线上送来的数据；缓存控制器同时根据指令地址信息总线的信息，从缓存单元)中选择相应的数据，并通过指令代码总线返回给微处理器CPU。

6.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述的缓冲控制器当其检测到指令地址信息总线传来的微处理器CPU的跳转指令时，执行缓存单元中的数据无效处理。

7.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述的缓冲控制器当其检测到执行缓存单元为空，即意味着微处理器CPU访问过快，此时由缓存控制器将其当前状态通过状态总线返还给微处理器CPU，微处理器CPU此时将停止访问以等待缓存单元中数据有效。

8.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述的缓冲控制器当其检测到执行缓存单元为满，即意味着微处理器CPU访问过慢，此时缓存控制器将会停止访问非易失性存储器件直至缓存单元中有空余空间再继续访问。