[发明专利]可编程逻辑器件串行接口中的多数据速率

说明书

技术领域

【0001】本发明涉及高速串行接口，特别是涉及一种可编程逻辑器件(PLD)中的高速串行接口，该串行接口可工作于不同的数据速率。

背景技术

【0002】将PLD与高速串行接口结合以适应高速(即1Gbps以上)串行I/O标准例如XAUI(扩展连接单元接口)标准，已变得司空见惯。根据XAUI标准，高速串行接口包括被称为“四元组(quads)”的收发器组，每个收发器组包括四个收发器和某种中央逻辑或中央逻辑电路。

【0003】在一个实施方案中，每个收发器被分成一个与外部装置进行通信的物理介质连接(PMA)部分或模块，以及一个执行数据串行处理的物理编码子层(PCS)部分或模块，以便将数据传输给外部装置或从外部装置接收数据。目前可用的PMA模块和PCS模块在各自支持的数据速率方面存在重叠，但可用的PMA模块的最大数据速率超过可用的PCS模块的最大数据速率。

【0004】迄今为止，可编程逻辑器件高速串行接口所能支持的最大数据速率反正已经达到约6Gbps至约6.5Gbps。然而，已开始出现提升到约10Gbps的串行通信标准。

【0005】因此，希望能够支持可编程逻辑器件串行接口中当前可用的数据速率。

发明内容

【0006】本发明适用于在PLD内期望类型的高速串行接口中以高达约10Gbps的速率进行数据传输和接收。除了提供具备第一、较低速度范围能力的已知接口外，通过提供具备高达约10Gbps的第二、较高速度范围能力的独立信道，来支持全范围数据速率。单一接口具备高达约10Gbps的全速能力是可能的，但由于实际限制，这并不是所希望的。首先，较高速接口会耗用较多器件面积或区域，并且可能需要特殊隔离，而这种特殊隔离还会增加更多的面积。其次，与较低速接口相比，构建这类接口更加困难。因此，使一个接口在所有信道上支持全范围数据速率就成为不切实际的，特别是在许多应用并不使用较高数据速率的情况下。此外出于上述原因，所述独立的较高速信道优选具有一个最低数据速率，该最低数据速率高于较低速信道所支持的最低数据速率。例如，较高速信道能够支持介于约4Gbps与约10Gbps之间的数据速率。

【0007】为与现行的高速串行接口架构和标准兼容，根据本发明的接口优选是用现行的高速串行接口构造的。在一普通的现行布局中，为了至少支持上述XAUI标准，一个高速串行接口具有四个收发信道，以及一个包括中央时钟管理单元(CMU)的中央逻辑区域，该中央时钟管理单元包括一个发送时钟电路，该发送时钟电路通常是锁相环(PLL)或延迟锁定回路(DLL)。每个收发信道优选包括与外部装置通信的物理介质连接(PMA)部分或模块以及执行数据串行处理的物理编码子层(PCS)部分或模块各一个，以便与那些外部装置进行传输或接收操作。

【0008】因此在本发明的一个优选实施例中，一个高速串行接口优选具有一个较低速部分，该较低速部分带有一个中央逻辑区域和四个较低速信道区域。在每个较低速信道区域中，优选具有PCS模块和PMA模块。这些较低速信道优选支持约0.6Gbps至约4Gbps之间的操作。这一实施例优选还有第五信道，该信道有其自己的CMU、PCS模块和PMA模块，用于进行约4Gbps至约10Gbps之间的较高速操作。可以根据需要来隔离较高速的第五信道以支持较高数据速率，而不是必须对较低速信道区域施加某种程度的隔离，因此并不增加较低速信道区域，而且并不是必须建立各自拥有0.6Gbps和10Gbps之间数据速率能力的四个信道。

【0009】本发明的另一优选实施例是类似的，但较高速信道所支持的数据速率与较低速信道所支持的数据速率之间可存在某些重叠。在这样的一个实施例中，较低速信道可处理高达约6.5Gbps的数据速率。为适应此方案，由该信道处理的最低数据速率可从约0.6Gbps提高到约1Gbps，不过0.6Gbps的最低数据速率仍然是可能的。这种配置能够让中间范围数据速率(即那些介于约4Gbps至约6.5Gbps之间的数据速率)由较多数量的较低速信道来处理，而保留较高速信道主要用于高范围数据速率(即那些高于约6.5Gbps的数据速率)，从而减少所需的较高速信道的数目。