[发明专利]半导体封装结构及封装方法无效
申请号: | 200610081801.0 | 申请日: | 2006-05-16 |
公开(公告)号: | CN101075587A | 公开(公告)日: | 2007-11-21 |
发明(设计)人: | 罗启彰;方立志 | 申请(专利权)人: | 力成科技股份有限公司 |
主分类号: | H01L23/00 | 分类号: | H01L23/00;H01L21/56 |
代理公司: | 中原信达知识产权代理有限责任公司 | 代理人: | 谢丽娜;陈肖梅 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 半导体 封装 结构 方法 | ||
技术领域
本发明涉及一种半导体封装结构及封装方法,特别是涉及一种封闭基板沟槽一端的半导体封装结构及其封装方法。
背景技术
应用于半导体封装的一种窗口型球栅阵列封装(Window Ball GridArray,WBGA)结构,在封装时导线由芯片通过窗口焊接至基板的导电垫(connection pad),参考图1表示芯片封装的截面剖视图以说明封装结构,基板100与芯片300间以附着层140附着于基板100上,基板100具有一沟槽(Mold Hole)120,连接导线130穿过沟槽120导通芯片300与基板100的电路,再连接于基板100上的数个焊接点110,封胶210、220分别密封芯片300与连接导线130部分,利用焊接点110导通芯片300与外部电路。
封装时将半导体封装结构置放在一铸模中,铸模由具有一上腔体的上铸模及具有一下腔体的下铸模构成,上铸模及下铸模结合时,上腔体及下腔体形成一个完整的腔体,即为半导体封装结构的放置位置,腔体具有一模胶灌入口称为模流闸,一般模流闸开在下腔体。
将封装结构置于模具的下铸模(Bottom Mold Die)上,模胶由下铸模的腔体(下腔体)灌入,参考图2的半导体封装结构排列示意图说明封装过程,由模流闸(Mold Gate)400灌胶,模流(Mold Flow)410透过下腔体(沟槽面)入胶,模流由沟槽120的二端121、122灌入上腔体而充满封装腔内并覆盖芯片300,固化后完成封装,问题在于封装时,模流由沟槽120灌入上腔体时冲击封装结构,导致封装结构与下铸模脱离而降低封装品质,如何改善封装结构与铸模间固着强度是封装过程中的一个重要的课题。
发明内容
灌胶的模流,在导入铸模腔时,胶体将产生横向压力,本发明利用封装结构的设计,而导引此横向压力作为施于封装结构与铸模间的压力,进而加强固着强度。
本发明的目的之一是提供一种半导体封装结构,该半导体封装结构的设计可以强固与铸模的附着强度。本发明的半导体封装结构具有导流功能,当模流经由开口端灌入上腔体时,模胶将往封闭端流动,并流经半导体封装结构,模流所产生的横向压力施压于半导体封装结构而加强其与下铸模的固着强度。
为达上述目的,本发明半导体封装结构的技术特征如下:
一种半导体封装结构,包含:
一基板,具有一沟槽;及
一芯片,附着于上述基板的沟槽上,并保留该沟槽的第一端为开口端,第二端为闭合端由该芯片所覆盖。
本发明的另一目的是提供一种半导体封装结构的封装方法,该方法不仅可以加强其与下铸模的固着强度,而且可以利用半导体封装结构在铸模腔体内的排列方式降低溢胶。封装时半导体封装结构排列的设计,模胶由模流闸灌入时,最接近模流闸的半导体封装结构的开口端附近易产生溢胶,将接近模流闸的开口端远离模流闸,可以适当的降低溢胶。
若单一半导体封装结构,令其开口端远离模流闸。若数个半导体封装结构一起封装,将较接近的半导体封装结构的开口端远离模流闸。
为达上述目的,本发明半导体封装方法的技术特征如下:
一种半导体封装方法,该方法采用权利要求1所述的半导体封装结构置于一铸模腔体,该腔体由下铸模的一下腔体与上铸模的一上腔体结合而成,该半导体封装结构固着于下铸模,该腔体具有一模流闸,由该模流闸灌胶而构成对上述半导体封装结构进行封装的方法,包含:
排列一半导体封装结构于该模流闸前,并使该半导体封装结构的该沟槽方向平行模流方向;
使该半导体封装结构的该开口端远离模流闸;及
由模流闸灌胶并充满腔体以封装该半导体封装结构并固化而完成封装。
通过上述本发明半导体封装结构的设计及封装方法,可以解决现有技术中模流由沟槽灌入上腔体时冲击封装结构,导致封装结构与下铸模脱离而降低封装品质,本发明可以改善封装结构与铸模间固着强度的问题,同时又解决了模胶灌入时产生的溢胶问题。
附图说明
图1为已知的芯片封装截面剖视图。
图2为已知的封装过程的半导体封装结构排列示意图。
图3为本发明一实施例的半导体封装结构。
图4为本发明一实施例的封装过程的半导体封装结构排列示意图。
图5为本发明一实施例的半导体封装流程的方块图
图6为本发明一实施例的封装过程的半导体封装结构排列示意图。
图7为本发明一实施例的封装过程的模流示意图。
图8为本发明一实施例的封装过程的半导体封装结构排列示意图。
图中符号说明
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