[发明专利]半导体芯片结构

说明书

技术领域

本发明有关一种半导体芯片结构，且特别是有关一种提高焊垫可靠度，以及提高芯片打线接合良率的半导体芯片结构。

背景技术

随着半导体芯片集积度的增加，单层的金属连线已不敷使用，而必须使用多重内连线(multi-level interconnect)结构来连结各部分的芯片。而芯片必须与构装基板进行电子构装(electronic packaging)，才能与外部电路电性连结，发挥既有的功能。由于电子构装可赋予集成电路芯片一套组织架构，使其能发挥既定的功能，并建立集成电路芯片的保护结构，因此，电子构装为集成电路芯片制造的必要程序。常见的电子构装方式有打线接合(wire bonding)、卷带自动接合(tapeautomated bonding；TAB)与覆芯接合(flip chip；FC)等三种方式。

焊垫形成于多重内连线结构最外层的顶层金属层中的预定区域。如在打线接合工序中，其先将铝(Al)或金(Au)等所组成的焊线的一端压合在芯片的焊垫上，并将此焊线的另一端压合在导线架的引脚上，即完成打线接合的电子构装。

然而，现有技术中位于焊垫下方的传统介层窗(via)布局，是一规律排列的微小方形阵列。举例而言，一个60μm×60μm的焊垫下方，可配置有约一万个0.28μm×0.28μm的传统介层窗。由于介层窗的开口极小，在工序中，若是介层窗开孔不成功，则会影响焊垫电性连结的可靠度(reliability)。且受到顶层金属层厚度的影响，在打线接合将焊线压合于焊垫时，若是打线的作用力过重，容易导致芯片内质地疏松的内层介电层破裂，若是打线的作用力过轻，则容易造成焊线与焊垫间固着度不足而剥离，而于构装时造成集成电路断路。

因此，确实需提供一种改良式的半导体芯片结构，以提高焊垫可靠度，并提高芯片打线接合时的良率。

发明内容

因此本发明的目的在于提供一种半导体芯片结构，借助焊垫下方的介层窗布局，提升焊垫的可靠度。

本发明的另一目的在于提供一种半导体芯片结构，用以避免芯片打线接合时因打线作用力过大，造成焊垫下方的内层介电层破裂。

本发明的又一目的在于提供一种半导体芯片结构，用以避免芯片打线接合时因打线作用力过轻，造成焊线与焊垫间固着力不足而剥离。

根据本发明的上述目的，提出一种半导体芯片结构，包含有一顶层金属层，以及位于其下方的一内层介电层。顶层金属层包含一焊垫区域以及一非焊垫区域，其中焊垫区域用以与一外部电路进行电性连结。内层介电层包含至少一第一介层窗，配置于焊垫区域下方，每一第一介层窗具有一第一介层窗插塞形成于其中。内层介电层还包含有复数个第二介层窗，配置于非焊垫区域下方，每一第二介层窗具有一第二介层窗插塞形成于其中，其中第一介层窗的尺寸远大于第二介层窗的尺寸，以提高电性连结可靠度。第一介层窗的尺寸较佳地是大于第二介层窗的尺寸约八倍至与焊垫区域尺寸相近。其中此第二介层窗是一0.28μm×0.28μm方形阵列。而第一介层窗的尺寸因此可略大于焊垫区域的尺寸。第一介层窗插塞以及第二介层窗插塞的材料为金属。第一介层窗插塞以及第二介层窗插塞的材料较佳地是钨。第一介层窗是矩形，正方形，或多边形。顶层金属层的材料是铜铝合金或铝，且其具有一预定厚度，此预定厚度约为0.8μm，以提高焊垫区域打线接合的一良率。内层介电层的材料是一低介电常数材料。

本发明的另一态样为一种焊垫结构，包含有一顶层金属层，以及位于其下方的一内层金属层。顶层金属层具有一焊垫区域，以与一外部电路进行电性连结。内层介电层具有一第一介层窗配置于焊垫区域下方，且第一介层窗的尺寸近似于焊垫区域的尺寸，以提高电性连结可靠度，第一介层窗还具有一第一介层窗插塞形成于其中。顶层金属层还包含一非焊垫区域，内层介电层还包含复数个第二介层窗，配置于非焊垫区域下方，每一第二介层窗具有一第二介层窗插塞形成于其中，此第二介层窗是一0.28μm×0.28μm方形阵列。第一介层窗插塞以及第二介层窗插塞的材料是金属。第一介层窗插塞以及第二介层窗插塞的材料较佳地为钨。第一介层窗是矩形、正方形，或多边形。顶层金属层的材料是铜铝合金或铝，且其具有一预定厚度，此预定厚度约为0.8μm，以提高焊垫结构打线接合的良率。内层介电层的材料为一低介电常数材料。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，现结合附图进行详细说明如下：

图1是本发明的半导体芯片结构一较佳实施例的侧视图。

图2是本发明的半导体芯片结构一较佳实施例的上视图。