[发明专利]一种测试外壳电路及其设计方法

权利要求书

1、一种测试外壳电路，其特征在于，该电路包括：

至少一条用于测试待测芯核测试数据的测试外壳寄存器链，连接所述测试外壳寄存器链与待测芯核之间的互连电路，和连接所述测试外壳寄存器链与外部数据通路之间的互连电路。

2、根据权利要求1所述的测试外壳电路，其特征在于，所述测试外壳寄存器链由多个寄存器串连构成，通过测试外壳寄存器链与待测芯核之间的互连电路，以及测试外壳寄存器链与外部数据通路之间的互连电路，实现待测芯核与外部数据通路之间的数据匹配。

3、一种测试外壳电路的设计方法，其特征在于，该方法包括：

A、确定测试外壳寄存器链的长度；

B、计算传输待测芯核测试数据所需数据包数目的理论下限值；

C、根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据包数目的理论下限值，确定待测芯核内部合并后新扫描链的数目，将待测芯核内部扫描链和基本输入输出端口合并到所述确定数目的新扫描链上；

D、建立测试外壳寄存器链与待测芯核内部合并后新扫描链的对应关系，连接测试外壳寄存器链与外部数据通路以及测试外壳寄存器链与待测芯核之间的互连电路。

4、根据权利要求3所述的测试外壳电路的设计方法，其特征在于，步骤A中所述确定测试外壳寄存器链的长度包括：

将数据通路数据位的数目确定为每条测试外壳寄存器链上寄存器的个数，即每条测试外壳寄存器链的长度。

5、根据权利要求3所述的测试外壳电路的设计方法，其特征在于，步骤B中所述计算传输待测芯核测试数据所需数据包数目的理论下限值根据公式进行计算，其中n_p为传输待测芯核测试数据所需数据包数目的理论下限值，t为待测芯核的测试向量包含的数据量总数，该数据量总数包括基本输入输出端口以及内部扫描链上测试数据，w为片上网络数据通路的带宽值。

6、根据权利要求3所述的测试外壳电路的设计方法，其特征在于，步骤C中所述根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据包数目的理论下限值，确定待测芯核内部合并后新扫描链的数目包括：

假设每条测试外壳寄存器链的长度为N，传输待测芯核测试数据所需数据包数目的理论下限值为n_p，待测芯核内部合并后新扫描链的数目为g，待测芯核内部扫描链合并前的数目为m，每条扫描链的长度为L_i，其中i＝1，2，...，m，则将原来的m条扫描链及基本输入输出端口合并到g条新扫描链上去，在每条内部扫描链不可分割的前提下，如果存在切实可行的合并方案，将m条扫描链合并为g条新的扫描链，且待测芯核内部合并后新扫描链的长度小于等于(N/g)×n_p，则确定待测芯核内部合并后新扫描链的数目g。

7、根据权利要求6所述的测试外壳电路的设计方法，其特征在于，所述待测芯核内部合并后新扫描链的数目g为每条测试外壳寄存器链长度N的因子，能够被N整除。

8、根据权利要求6所述的测试外壳电路的设计方法，其特征在于，所述待测芯核内部合并后新扫描链的数目g的取值范围为{2ⁿ，2^n-1，2^n-2，...2，1}，为了尽量缩短打包周期，依次对上述的值从大到小进行尝试，直至满足存在切实可行的合并方案，将m条扫描链合并为g条新的扫描链，且待测芯核内部合并后新扫描链的长度小于等于(N/g)×n_p条件为止。

9、根据权利要求3所述的测试外壳电路的设计方法，其特征在于，步骤D中所述建立测试外壳寄存器链与待测芯核内部合并后新扫描链的对应关系为一一对应关系。