[发明专利]隔离结构的制造方法

说明书

技术领域

本发明涉及一种半导体工艺，特别是涉及一种具有两种深度的隔离结构的制造方法。

背景技术

随着集成电路芯片的内部单元的集成度(integration)不断地攀升，相邻单元间不必要的电子互相干扰的可能性会增加。举例而言，互补式金氧半场效晶体管(complementary metal oxide semiconductor，CMOS)很容易发生闩锁现象(latch-up)，而且在高集成度的集成电路中，此闩锁现象会更严重。因此，集成电路必须具有适当的隔离结构，以避免单元与单元互相干扰。

在各种隔离结构中，区域氧化法所形成的隔离结构(local oxidation ofsilicon，LOCOS)已经普遍应用在各种集成电路中。然而，因为区域氧化法会减少有源区(active area)的面积、降低单元的效能、并增加后续光刻工艺的困难度，所以区域氧化法已逐渐被浅沟槽隔离结构(shallow trenchisolation，STI)取代。

一般而言，以较高电压操作的半导体单元的周围必须配置深度较深的浅沟槽隔离结构。以存储器的制造工艺为例，存储单元区(memory cell area)与周边电路区(periphery circuitry area)会形成不同深度的两组浅沟槽隔离结构。目前现有的具有两种不同深度的浅沟槽隔离结构的制造方法如下所述。

方法一：对基底进行两次光刻蚀刻工艺来形成不同深度的两组沟槽。然后，形成层绝缘层在这两组沟槽内。

方法二：对基底进行第一次光刻工艺和第一次蚀刻工艺，以形成一组沟槽。接着，进行第二次光刻蚀刻工艺，以加深部分的上述沟槽的深度。然后，形成一层绝缘层在这两组沟槽内。

由上述可知，在制造不同深度的两组浅沟槽隔离结构时，都至少需要两次光刻蚀刻工艺，因此会提高工艺的复杂性并增加制造成本。

发明内容

鉴于此，本发明的目的是提供一种隔离结构的制造方法，此方法能够以一次光刻工艺来制造两组不同深度的隔离结构，以降低工艺的复杂性并降低制造成本。

为达上述或是其它目的，本发明提出一种隔离结构的制造方法。此方法是先提供基底。然后，图案化基底，以形成数个第一沟槽和第二沟槽。其中第一沟槽的宽度小于第二沟槽的宽度。之后，在基底上形成一层共形的绝缘层。接着，移除部分绝缘层，使残余的绝缘层填满第一沟槽，并在第二沟槽的侧壁上形成数个间隙壁。之后，移除这些间隙壁之间的第二沟槽底部的部分基底，使第二沟槽的深度大于第一沟槽的深度。继之，在第一沟槽和第二沟槽中形成一层介电层。

在本发明的实施例中，图案化上图案化述基板的方法包括在基板上形成一层第一掩模层。之后，图案这一层第一掩模层，并移除暴露的基底。其中第一掩模层的材料例如是氮化硅，且形成第一掩模层之前，还包括在基底上形成一层垫氧化层(pad oxide)。在形成第一掩模层之后，还包括在第一掩模层上形成一层第二掩模层。此外，第二掩模层的材料例如是硼硅玻璃(borosilicate glass，BSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)或多晶硅。

在本发明的实施例中，在形成上述的介电层之前，还包括移除残余的绝缘层、第一掩模层、第二掩模层和间隙壁。移除残余的绝缘层、第二掩模层和间隙壁的方法例如是湿蚀刻工艺。

在本发明的实施例中，移除部分第一介电层的方法例如是各向异性蚀刻法。

为达上述或是其它目的，本发明再提出一种隔离结构的制造方法。此方法包括提供基底，基底可区分为存储单元区和外围电路区。然后，图案化基底，以在存储单元区形成数个第一沟槽并在外围电路区形成数个第二沟槽。其中些第一沟槽的宽度小于第二沟槽的宽度。接着，在存储单元区形成填满第一沟槽的第一介电层，并在外围电路区的第二沟槽的侧壁上形成数个间隙壁。之后，移除间隙壁之间的第二沟槽底部的部分基底，使第二沟槽的深度大于第一沟槽的深度。随后，移除第一介电层和间隙壁，并在存储单元区的第一沟槽和外围电路区的第二沟槽中形成一层第二介电层。

在本发明的实施例中，在存储单元区形成填满第一沟槽的第一介电层，并在外围电路区的第二沟槽的侧壁上形成数个间隙壁的方法例如是先在基底上形成共形的一层绝缘层。这一层绝缘层填满第一沟槽并覆盖第二沟槽。然后，以各向异性蚀刻工艺移除部分绝缘层，而形成第一介电层，并在第二沟槽的侧壁上形成这些间隙壁。