[发明专利]具有高性能及高密度设计的布局架构

说明书

技术领域

本发明是有关于一种布局架构，且特别是有关于一种具有高性能及高密度设计的布局架构。

背景技术

图1为现有标准单元(standard cell)的布局架构图。现有标准单元C1～C4位于导体T1及导体T2之间，并可分别执行例如放大器、加法器、乘法器、反相器等不同的功能。于是，标准单元C1～C4随着功能的复杂度而配置不同的宽度W1～W4。在图1中，宽度W4大于宽度W2，所以，在相同高度H1下，标准单元C4的布局面积大于标准单元C2的布局面积。因此，标准单元C4适合作为设计较复杂的电路或驱动电流较大的电路的布局架构，而标准单元C2适合作为设计较简单的电路或驱动电流较小的电路的布局架构。

图2A为例举现有逻辑元件单元的电路方块图。图2B为图2A的现有逻辑元件单元的布局图。首先，请参考图2A，图2A的逻辑元件单元包括预驱动器20及驱动器21，用于输出一逻辑运算信号。预驱动器20的及闸G1、G2将输入信号进行逻辑运算后输入至反或闸G3，而反或闸G3进行运算后，再经由驱动器21的缓冲器B1输出。

在图2B执行图2A的预驱动器20的布局中，导体201、204分别具有电源电压VCC及接地电压GND。导体201及导体204分别连接至P型金属氧化物半导体(metal oxide semiconductor，以下简称MOS)区202及N型MOS区203。在导体201及导体204之间形成一方形布局以达成预驱动器20的功能。驱动器21包括P型MOS区212、N型MOS区213及导体201、204。驱动器21与预驱动器20的不同点在于，由于驱动器21需提供较大的电流所以驱动器21的P型MOS区212及N型MOS区213需要较大的布局面积。但在导体201至导体204之间的同一高度下，驱动器21的布局宽度需大于预驱动器20的布局宽度，而造成整体布局宽度过宽。若藉由增加导体201及204之间的高度来增加布局面积，虽然驱动器21的布局宽度虽可大幅减少，但同样被配置于导体201及204之间的其他标准单元(例如预驱动器20)却会因此增加面积。但由于预驱动器20为小电流结构，所需元件面积较少，因此面积无法做最有效的利用造成预驱动器20的布局面积的浪费。

图3为美国专利公告第US6,838,713号揭示用于逻辑单元的布局架构的布局图。请参照图3，此现有技术可解决图1的现有驱动器21需要较大布局宽度的问题。驱动器32的P型MOS区322位于导体302的下方，于是驱动器32在导体301、303的高度皆可执行元件布局，而预驱动器31位于301、302间则拥有较低的高度。此设计可避免预驱动器31的布局面积浪费。但是此布局架构最大缺点有别于P型MOS区322的整块面积形式，N型MOS区321、323的面积采分离形式，此分离形式造成部分电路无法共用而需重复设计，使得复杂度增加并容易造成部分布局面积浪费。且连接线过长，造成绕线难度增加。

发明内容

本发明的目的就是在提供一种具有高性能及高密度设计的布局架构，元件区完整且具对称性，可大幅节省布局面积及达成高密度架构。再者，此布局架构可以有效率地使用布局面积并满足高性能设计的需求。

本发明的再一目的是提供一种具有高性能及高密度设计的布局架构，可节省布局面积、增加设计弹性、达成高密度架构、执行高性能设计及增强驱动能力。

本发明提出一种标准单元的布局架构，用于一集成电路。布局架构包括基底、第一导体、第二导体、第三导体、第四导体、第一元件区、第二元件区、第三元件区、第四元件区。第一导体、第二导体、第三导体、第四导体配置于基底上，用以传输第一电压、第二电压、第三电压、第四电压。第一元件区配置于基底并邻近第一导体，第二元件区配置于基底并邻近第一元件区，且位于第二导体下方。第三元件区配置于基底并邻近第二元件区，且位于第三导体下方。第四元件区，配置于基底并位于第三元件区与第四导体之间。

本发明再提出一种具有高性能及高密度设计的布局架构，用于一标准单元集成电路，布局架构包括基底、第一布局区、第二布局区。第一布局区包括第一导体、第二导体、第三导体、第四导体、第一元件区、第二元件区、第三元件区、第四元件区。第一导体、第二导体、第三导体、第四导体配置于基底上，用以传输第一电压、第二电压、第三电压、第四电压。第一元件区配置于基底并邻近该第一导体。第二元件区配置于基底并邻近第一元件区，且位于第二导体下方。第三元件区配置于基底并邻近第二元件区，且位于第三导体下方。第四元件区，配置于该基底并位于第三元件区与第四导体之间。