[发明专利]铜镶嵌工艺

说明书

技术领域

本发明涉及一种铜镶嵌工艺，尤其涉及一种可改善铜镶嵌结构可靠度的铜镶嵌工艺。

背景技术

随着半导体工业的进展，为了符合该些高密度集成电路的开发与设计，各式元件的尺寸皆降至亚微米以下。该些集成电路的性能表现，除了取决于其内部元件的可靠度外，亦受制于用以传递各元件间电子信号的金属内连线。因此，随着目前持续缩小集成电路尺寸的趋势，集成电路工艺已朝向多重金属内连线方向发展。而为了解决在多层(multi-layer)中制作金属内连线的困难，镶嵌工艺(damascene process)是受到广泛研究与发展；另外，由于铜(Cu)具有比铝(Al)和绝大多数金属更低的电阻系数和优异的电子迁移(electromigration)抗拒性，且低介电常数(low-k)材料可帮助降低金属导线之间的电阻-电容延迟效应(resistance-capacitance，RC delay effect)，因此铜已被大量的用于制作单镶嵌结构(single damascene structure)与双镶嵌结构(dual damascene structure)。铜工艺亦被认为是解决未来深亚微米(deepsub-halfmicron)集成电路金属连线问题的新技术。

请参阅图1至图4，图1至图4是一广为使用的介层孔优先(via-first)铜双镶嵌结构的制作方法示意图。如图1所示，首先提供一基底100，基底100内已设置多个功能元件(图未示)。接着于基底100上依序形成一保护盖层(cap layer)110、一堆叠介电层120与一氮化硅构成的停止层128。其中，堆叠介电层120包括有一第一介电层122、一蚀刻停止层124、与一第二介电层126。保护盖层110、堆叠介电层120与停止层128是利用光刻暨蚀刻方法形成介层孔(via hole)132、142与沟槽(trench)134、144，之后再于介层孔132、142与沟槽134、144的底部与侧壁上形成一扩散阻障层(diffusionbarrier layer)150。待扩散阻障层150形成后，再利用晶种层(seed layer)以及电镀等方式，于基底100上形成一填满介层孔132、142与沟槽134、144的铜金属层。

请参阅图2。接下来进行一化学机械抛光(chemical mechanical polishing，以下简称为CMP)工艺去除多余的金属而形成双镶嵌结构130、140，随后再利用CMP或蚀刻等方式去除扩散阻止层150与停止层128，并使双镶嵌结构130、140的表面与堆叠介电层120共面(coplanar)。另外，如图2所示，于双镶嵌结构130、140与堆叠介电层120的表面形成一氮化硅(SiN)或碳化硅(SiC)层160，此碳化硅层160除了可作为后续工艺中双镶嵌结构130、140与堆叠介电层120的保护盖层之外，亦可用来防止双镶嵌结构130、140中的铜原子沿着周围介电材料的接面发生扩散。

请参阅图3。由于进行CMP工艺时，铜极易氧化及腐蚀，因此使用于铜CMP工艺中的抛光液(slurry)经常加入含有三氮唑(triazole)等有机物的溶液以保护被抛光晶片表面的铜镶嵌结构的图案。接着为去除该些有机物并且还原CMP工艺中形成的氧化铜170，业界是惯于CMP工艺之后利用一含氢的等离子体对基底表面作一还原处理，并于其后再进行一热处理以期将基底表面所残余的不纯物(impurities)挥发去除。然而，在先前技术中，该些处理并无法完全去除CMP工艺后基底表面上的残余物(residual)172。

请参阅图4。当残余物172无法完全去除时，覆盖于铜镶嵌结构的残余物172会阻碍含氢等离子体的作用，使其无法确实还原氧化铜170，甚至造成铜导线失去导电功能；而且残留于堆叠介电层120上的残余物172亦会造成气泡(blister)的形成，并降低堆叠介电层120与氮化硅层或碳化硅层160的附着力，使得铜原子可藉由铜镶嵌结构130、堆叠介电层120、氮化硅或碳化硅层160的接面扩散出来，造成接面的漏电流，并降低介电层的击穿电压(breakdown voltage)，进而严重影响元件的可靠性。

发明内容

因此，本发明于此提供一种铜镶嵌工艺，可有效改善铜镶嵌结构的可靠度。

根据本发明，提供一种铜镶嵌工艺，包括提供一基底，该基底包括有一介电层设于其表面、形成至少一铜镶嵌结构于该介电层内、对该基底进行一热处理、以及对该铜镶嵌结构的表面进行一还原等离子体处理。