[发明专利]一种SOI基顶栅单电子晶体管及其制备方法

说明书

技术领域

本发明涉及纳米电子器件及纳米加工技术领域，尤其涉及一种绝缘体上硅(SOI)基顶栅单电子晶体管及其制备方法。

背景技术

以互补性金属-氧化物-半导体(CMOS)器件为主流技术的集成电路一直遵循着摩尔定律迅速发展，在2004年集成电路已进入90nm技术节点。随着特征尺寸进入到纳米级，传统的CMOS技术面临着越来越严重的挑战，因此，基于新原理的纳米电子器件成为研究的热点。

单电子晶体管具有尺寸小、速度快、功耗低、可大规模集成等优点，而且具有十分广阔的应用前景，如可用来制备单电子存储器、单电子逻辑电路、电流标准、电阻标准、温度标准、超灵敏静电计、微波或红外探测器等。因此，单电子晶体管已经成为未来替代MOS晶体管的重要侯选器件之一。

一般情况下，单电子晶体管由绝缘衬底101、源102、漏103、隧道结104、库仑岛105、隧道结106、栅介质107、栅108等部分构成，如图1所示，图1为目前常规顶栅单电子晶体管的结构示意图。单电子晶体管的核心部分是库仑岛105、隧道结104和隧道结106。库仑岛105由极微小金属或半导体量子点颗粒构成，它在某一方向上分别通过两侧的隧道结104和106与源102、漏103相连接。源102和漏103位于库仑岛105的两侧。隧道结104和106一般由绝缘层、异质结势垒、以及由界面态或外加电压等引起的势场构成。栅起到调节岛的电化学势从而控制岛中的电子数的作用。源102、漏103、栅108一般由金属或掺杂半导体构成，与外部连接。

单电子晶体管要正常工作必须满足库仑岛的充电能大于热能的条件，即e²/2C＞＞k_BT，其中k_B为玻尔兹曼常数，因此必须通过降低岛的电容C来提高单电子晶体管的工作温度T，这样就必须通过尽量缩小隧道结面积特别是库仑岛尺寸来实现。因此，如何获得小尺寸的库仑岛结构，即隧道结-库仑岛-隧道结结构是制备高温甚至常温单电子器件的关键。

目前，在制备单电子晶体管的库仑岛结构时大多采用碳纳米管、金属纳米颗粒、纳米金属氧化线、量子线材料或量子点材料等。例如，申请号为02244235.9或02157972.5的中国专利公开了一种采用碳纳米管制备库仑岛结构的方法，申请号为03131772.3或00229474.5的中国专利公开了一种采用金属纳米颗粒制备库仑岛结构的方法，申请号为02157972.5的中国专利公开了一种采用纳米金属氧化线制备库仑岛结构的方法，申请号为01200510.X或03142350.7的中国专利公开了一种采用量子线材料制备库仑岛结构的方法，申请号为01200511.8的中国专利公开了一种采用量子点材料制备库仑岛结构的方法。

利用上述制备的库仑岛结构制备的单电子晶体管一般都能获得较高的工作温度，但是利用上述库仑岛结构制备单电子晶体管，一般都存在制备工艺复杂、制备成本高、制备效率低、可行性差及与传统CMOS工艺兼容性差的缺点。

发明内容

(一)要解决的技术问题

针对上述现有技术存在的不足，本发明的一个目的在于提供一种SOI基顶栅单电子晶体管，以提高单电子晶体管的可靠性及与传统CMOS工艺的兼容性。

本发明的另一个目的在于提供一种SOI基顶栅单电子晶体管的制备方法，以简化制备工艺、降低制备成本和提高制备效率。

(二)技术方案

为达到上述目的，本发明的技术方案是这样实现的：

一种绝缘体上硅SOI基顶栅单电子晶体管，该单电子晶体管包括：

库仑岛、位于库仑岛两侧的源和漏、连接库仑岛与源的隧道结、连接库仑岛与漏的隧道结、位于库仑岛上面的栅介质和多晶硅栅、源上沉积的源电极、漏上沉积的漏电极、以及顶栅上沉积的顶栅栅电极。

所述库仑岛、源、漏、隧道结由SOI衬底的顶层硅制备而成。

所述SOI衬底包括：

硅基底，用于支撑整个单电子晶体管；

埋氧层，用于绝缘隔离单电子晶体管与SOI衬底的硅基底；

顶层硅，用于制备单电子晶体管的库仑岛、源、漏和隧道结。

所述SOI衬底埋氧层的厚度为375nm，所述SOI衬底顶层硅的厚度为30nm。

一种SOI基顶栅单电子晶体管的制备方法，该制备方法采用图形依赖氧化方法，具体包括：

A、对SOI衬底的顶层硅进行离子注入及快速退火；