[发明专利]等离子刻蚀方法和装置

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，特别涉及一种半导体器件制造过程中的等离子刻蚀方法和等离子刻蚀装置。

背景技术

随着半导体制造技术的飞速发展，集成电路趋向于具有更快的运算速度、更大的数据存储量以及更多的功能。半导体晶片正朝向更高的元件密度、高集成度方向迈进。半导体器件例如MOS(金属氧化物半导体)器件的栅极线宽特征尺寸变得越来越细，且长度变得较以往更短。

金属氧化物半导体器件的制造工艺首先是在硅衬底上形成绝缘层，例如氧化硅膜和氮化硅膜。图案化绝缘层并通过光刻和刻蚀工艺在绝缘层上形成开口，开口具有与界定出有源区的隔离区相对应的形状。通过利用氮化硅膜作为掩膜，刻蚀硅衬底以形成隔离沟槽，然后利用化学气相淀积(CVD)等方法沉积如氧化硅膜的绝缘层，以将该绝缘层埋入或者嵌入隔离沟槽中。利用化学机械研磨方法(CMP)对沟槽进行平坦化。

在接下来的工艺步骤中，在沟槽两侧的有源区(Active Aera：AA)表面形成栅极氧化层和多晶硅层。为了避免短沟效应和得到最大漏极电流，栅极氧化层的厚度越来越薄。采用薄栅极氧化层可以增强栅电极与沟道载流子的耦合，使得晶体管特性更接近长沟器件。由于漏极电流和栅电容大约成正比，所以减薄栅氧化层厚度也有利于深亚微米工艺。例如在65nm及以下的工艺技术中，栅极氧化层的厚度已经达到了大约10～12左右。

然后在多晶硅层表面形成光刻胶层并图案化所述光刻胶以定义栅极的位置。以光刻胶图形为掩膜，采用各向异性刻蚀技术刻蚀多晶硅层以形成栅电极。通过高精度的图案化工艺能够形成具有极细线宽特征尺寸的栅电极。随后进行轻掺杂离子注入以形成防止短沟道效应的LDD(低掺杂漏区)和源/漏极区的延伸区域。沉积如氧化硅膜的绝缘膜并进行各向异性刻蚀以形成侧壁间隔层。利用光刻胶图形和侧壁间隔层作为掩膜进行高浓度的源/漏极区域的重掺杂，然后进行退火以激活注入的杂质离子形成源极和漏极。

在上述现有金属氧化物半导体器件的制造过程中，在轻掺杂或重掺杂工艺结束之后，均需要剥除栅电极顶部剩余的光刻胶掩膜。通常采用等离子体刻蚀工艺，在反应室内通入刻蚀气体，例如氧气和氩气的混合气体。在一定的温度和压力下，利用高频功率源以一定的功率提供高频电压，在等离子体生成空间中使氧气电离生成高能量氧等离子体基团，由高能氧等离子体轰击栅电极顶部的光刻胶，使其氧化达到去除剩余光刻胶的目的。图1为等离子剥除光刻胶的剖面示意图。如图1所示，在衬底100中形成有源极130和漏极140，栅极150表面的光刻胶110利用氧气等离子体160去除。

受前道工序的影响，例如酸洗和烘焙工艺的影响，剩余的光刻胶110表面极易出现一层碳化硬壳120(carbon crust)。这层硬壳120增加了剥除光刻胶110的难度，需要更强的等离子轰击能量才能将其去除。在现有的刻蚀工艺中，射频功率源以连续的方式输出高频能量，如申请号为200410058187.7的中国专利申请文件中所描述的，等离子体以连续的方式轰击被刻蚀层。这种连续输出高频能量的方式在刻蚀终点控制方面存在较严重的隐患。当剥除光刻胶时，由于硬壳的存在，需要对硬壳进行氧气等离子轰击，而轰击能量是以连续的方式输出的高频能量，氧离子极易穿过栅极氧化层进入到有源区与栅极氧化层以下的硅反应生成氧化硅。氧化硅会在后续的湿法清洗过程中被去除，造成AA区域严重的硅流失(Si loss)，从而不可避免地在源极区和漏极区产生凹陷。图2为采用现有刻蚀工艺剥除光刻胶后的器件示意图。如图2所示，衬底100上的源极区130和漏极区140产生了凹陷170。这种凹陷通常大约为40左右的深度，对于0.13um节点的器件而言，栅极氧化层厚度大约70-200，40的凹陷对于0.13um及以上的CMOS器件来说一般不会产生明显的影响。然而，对于65nm及以下的器件而言，栅极氧化层的厚度只有10左右，上述因硅的流失而产生的凹陷会令LDD区域的深度难以控制，严重影响器件性能。

发明内容

因此，本发明的目的在于提供一种等离子刻蚀方法和等离子刻蚀装置，射频功率源以脉冲输出功率的方式电离刻蚀气体，产生以脉冲形式输出的等离子体用于刻蚀，能够提高刻蚀终点的控制精度。

为达到上述目的，本发明提供的一种等离子刻蚀方法，包括：

在反应室内提供一半导体衬底，所述衬底上包括需刻蚀的材料层；

通入刻蚀气体，所述气体由射频功率源电离为等离子体；其特征在于：

所述射频功率源以脉冲输出的方式输出射频功率。