[发明专利]半导体器件的栅极制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体(MOS)器件栅极的制造方法。

背景技术

半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，元件的密度向更高的集成度发展，半导体器件的栅极结构变得越来越细且长度变得较以往更短。在制造工艺进入65nm工艺节点之后，栅极的最小线宽已经可以达到40nm。在此情况下，栅极的制造对于MOS器件的性能优劣起着至关重要的作用。

多晶硅是制造栅极的优选材料，其具有特殊的耐热性以及较高的刻蚀成图精确姓。栅极的制造方法首先需在半导体衬底上形成一层栅极氧化硅，然后在栅极氧化层上沉积多晶硅层，随后涂布具有流动性的底部抗反射层(BARC)和光刻胶，图案化光刻胶层后刻蚀多晶硅层形成栅极。申请号为200410093459的中国专利申请公开了一种栅极制造方法，其采用BARC和光致抗蚀剂作为掩膜刻蚀多晶硅层形成栅极。图1至图3为说明现有栅极制造方法的剖面示意图。如图1所示，在半导体衬底100上采用热氧化生长或化学气相淀积(CVD)工艺形成一层栅极氧化层110，在栅极氧化层110上沉积多晶硅层120。接下来如图2所示，对多晶硅层120进行刻蚀以便形成栅极。在这个过程中首先需在多晶硅层120表面形成光刻胶层，对光刻胶进行图案化，形成光刻胶图形130以定义出栅极的位置。然后，以光刻胶图形130为掩膜，利用等离子刻蚀工艺刻蚀多晶硅层120形成栅极140，如图3所示。但是，在上述过程中，由于受工艺条件的影响，热氧化生长或CVD工艺形成的栅极氧化层110中会产生横向的拉伸应力，淀积在栅极氧化层110表面附近的多晶硅会受上述应力的影响，晶格结构受到拉伸，从而使这部分多晶硅在原子结构上与上层的多晶硅相比存在细微的变化，使得等离子刻蚀时，多晶硅层120的靠近栅极氧化层110的底层部分和远离栅极氧化层110的上层部分对等离子的刻蚀作用的反应存在差异，导致多晶硅层120底部出现根部150现象(footing)。这种根部缺陷的存在会影响栅极的线宽特征尺寸，尤其是在65nm技术节点栅极宽度极小的情况下，即使宽度只有1nm的根部也将对栅极线宽特征尺寸造成不利影响，使栅极的有效沟道长度改变，破坏器件性能。

发明内容

本发明提供了一种半导体器件栅极的制造方法，能够消除去除刻蚀多晶硅形成栅极时出现的栅极根部缺陷。

本发明的一种半导体器件栅极的制造方法，包括：

提供一半导体衬底；

在所述衬底表面形成介电层；

在所述介电层上形成应力薄膜；

图案化所述应力薄膜以形成定义栅极位置的沟槽；

在所述应力薄膜上沉积多晶硅层；

在与所述沟槽位置对应的多晶硅层表面形成掩膜图形；

利用所述掩膜图形刻蚀所述多晶硅层形成栅极；

移除所述应力薄膜。

所述压缩应力薄膜的材料为氮化硅或氮氧化硅。在形成所述应力薄膜的过程中加入锗或碳以形成压缩应力薄膜。

形成所述应力薄膜后进行一退火步骤。所述退火温度为600～800℃。所述介电层的材质为高介电常数材料。所述应力薄膜的厚度为所述掩膜图形定义栅极的宽度，所述宽度小于所述沟槽的宽度。移除所述应力薄膜的方法为湿法刻蚀。所述湿法刻蚀的刻蚀剂为磷酸。

与现有技术相比，本发明具有以下优点：

本发明的栅极制造方法在形成栅极介电层之后，为了去除其中的应力，上述栅极介电层表面淀积一层氮化硅应力膜，且该氮化硅应力膜是具有压缩应力的应力膜。该压缩应力膜能够抵消多晶硅层的靠近栅极介电层的底层部分所受的栅极氧化层横向拉伸应力的影响，使得多晶硅层的底层部分和上层部分的晶格结构趋于一致，因此对等离子的刻蚀作用的反应也趋于一致，从而消除根部现象。本发明的方法有利于线宽特征尺寸在65nm以下的栅极的制造，能够获得外形轮廓良好的栅极结构。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1为衬底表面具有栅极氧化层和多晶硅层的器件剖面示意图；

图2为在图1中多晶硅层形成光刻胶图形后的器件剖面示意图；

图3为刻蚀多晶硅层后栅极出现根部缺陷的器件剖面示意图；

图4至图10为根据本发明实施例栅极制造方法的器件剖面示意图。