[发明专利]一种可实现高速写和窗口写的低功耗SRAM电路结构设计

权利要求书

1.一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于，包括：

高速写控制部件1，用于锁存写入的数据，使得输入数据由串行转换成并行，实现高速写；

SRAM存储单元阵列部件2，写入的数据最终存放在该阵列中；

行译码部件3，用来进行行译码，根据行地址译码的结果选中相应的行；

列译码部件4，用来进行列译码，根据列地址译码的结果选中相应的列。

2.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于：上述的高速写控制部件1(以写入数据的位宽是16位为例，其它情况同理)，如果假设SRAM的一行由n列组成，那么高速写控制部件1由n个重复的单元组成，用来控制一行中的每一列实现高速写。每一列的控制电路包括，第一锁存器部件101～第一锁存器部件116，它是16个相同的锁存器电路，数据输入为16位的写入数据，锁存器的时钟为列译码部件4的列译码结果，输出送到一个开关119的输入端；第二锁存器部件117，它的数据输入端接逻辑高电平，时钟输入端接列译码部件4的列译码结果，复位端接复位信号，输出接开关119的控制端；写SRAM控制电路部件118，它的输入端接开关119的输出端，输出送到SRAM存储单元阵列部件2。

3.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于：上述的SRAM存储单元阵列部件2，它的基本的单元由以下部分构成：两个首尾相连的两个反相器201和203构成存储单元，两个NMOS管202和204作为访问存储单元的开关。

4.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构设计，其特征在于：上述的列译码电路，它由基本的2到4译码电路扩展而成，译码的结果送入高速写控制部件1。

5.如权利要求1所述的一种可实现高速写和窗口写的低功耗SRAM电路结构，其特征在于：上述的行译码电路，它由基本的2到4译码电路扩展而成，译码的结果送入SRAM存储单元阵列部件2中。