[发明专利]具有固定的通道离子的半导体器件

说明书

技术领域

本发明大致涉及用于制造半导体器件的方法，并且更明确地说，本发明涉及下述制造半导体器件的方法，其使得半导体基板受到温度范围从770至830°C的热处理以固定通道离子，接着形成高温氧化物(HTO)膜。该方法由此避免栅极的临界电压由于通道离子的扩散而改变。

背景技术

由于半导体器件的高度集成，凹形栅极被形成以调整栅极的临界电压。半导体基板的一个局部的栅极部分具有一个有源区，其中一个植入通道离子的部分部分地被蚀刻以形成一个凹陷部分。为了形成用于形成凹陷部分的硬掩模图案，氧化物膜以及抗反射膜被使用。该氧化物膜包含具有相当快的沉积速度的PE-TEOS膜或TEOS膜。该PE-TEOS膜或TEOS膜在700°C的温度下被形成。680至700°C的温度范围是用于扩散分布在该植入通道离子的部分中的杂质之最佳的温度。此现象被称为TED(热强化扩散)，此造成栅极的临界电压在形成栅极的工序中改变。在NMOS的情形中，临界电压被降低。在PMOS的情形中，临界电压被升高。此种临界电压的改变使得高度集成的半导体器件的电气特性劣化。

发明内容

各种实施例旨在提供一种用于制造半导体器件的方法，其利用最佳的温度及氧化物膜材料以避免栅极的临界电压由于TED而改变。

根据本发明的一个实施例，一种用于制造半导体器件的方法包括：

在具有器件隔离膜的半导体基板上执行植入通道离子工序；

使得该半导体基板受到温度范围从770至830°C的热处理，以固定这些通道离子；

降低该半导体基板的温度以在该半导体基板之上形成HTO(高温氧化物)膜以及抗反射膜；

部分地蚀刻该HTO膜以及抗反射膜以露出该半导体基板的预设的部分；以及

蚀刻该露出的半导体基板以形成凹陷部分(凹陷区域)，并且移除该HTO膜以及抗反射膜以在该凹陷部分之上形成栅极。

根据本发明的一个实施例，一种用于制造半导体器件的方法包括：

在具有器件隔离膜的半导体基板上执行植入通道离子的工序；

在770至830°C的温度范围下执行高温沉积的工序，以在该半导体基板之上形成HTO膜；

在该HTO膜之上形成抗反射膜；

部分地蚀刻该HTO膜以及抗反射膜以露出该半导体基板的预设的部分；以及

蚀刻该露出的半导体基板以形成凹陷部分，并且移除该HTO膜以及抗反射膜以在该凹陷部分之上形成栅极。

附图说明

本发明的其它观点及优点在阅读以下的详细说明且参考附图之后将会变得明显，其中：

图1a至1e是描绘根据本发明的一个实施例的一种用于制造半导体器件的方法的横截面图；

图2a至2c是描绘根据本发明的一个实施例的一种用于形成球状类型的凹陷区域的方法的横截面图；

图3a至3f是描绘根据本发明的一个实施例的一种用于制造半导体器件的方法的横截面图；

图4是描绘温度与时间随临界电压的变化量而变化的图；

图5是描绘临界电压随温度的变化的图；以及

图6是描绘临界电压随时间的变化的图。

具体实施方式

本发明将参考附图加以详细地描述。

图1a至1e是描绘根据本发明的一个实施例的一种用于制造半导体器件的方法的横截面图。

界定有源区120的器件隔离膜130被形成在半导体基板100之上。该器件隔离膜130包含藉由STI(浅沟槽隔离)工序所形成的HDP(高密度等离子)氧化物膜。

在该半导体基板100的有源区120上执行植入通道离子的工序，以在该有源区120上形成植入通道离子的部分140。

该半导体基板100受到770°C至830°C的温度范围的热处理，以将通道离子固定在该植入通道离子的部分140中。该热处理工序在800°C至810°C的温度范围被执行20～45分钟。

在该半导体基板100的温度被降低之后，HTO(高温氧化物)膜150以及抗反射膜160依序地形成在该半导体基板之上。HTO膜150是在超过750°C的温度形成的氧化物膜，其减低临界电压的改变。

该HTO膜150以及抗反射膜160部分地被蚀刻以形成HTO图案155以及抗反射图案165，该等图案露出该半导体基板的凹陷部分。

该露出的半导体基板100被蚀刻以形成凹陷部分170。