[发明专利]高速外设部件互连接口及信号处理方法

说明书

技术领域

本发明涉及高速外设部件互连(PCI Express，Peripheral ComponentInterconnect)接口，特别涉及在PCI Express的物理媒体访问层(Physical MediaAccess Layer)和媒体访问控制层(Media Access Control Layer)之间进行数据传输的物理编码子层(Physical Coding Sub-layer)。

背景技术

高速外设部件互连(PCI Express，Peripheral Component Interconnect)是一种芯片之间的互连技术以及一种板卡扩展的接口技术，与传统PCI以及更早期的计算机总线的共享并行架构相比，PCI Express采用设备间的点对点串行连接(serial interface)。如此一来即允许每个设备都有自己的专用连接，是独占的，并不需要向整个总线请求带宽，同时利用串行的连接特点将能轻松将数据传输速度提到一个很高的频率，达到远超出PCI总线的传输速率。单个基本的PCIExpress连接是一种单双单工连接，一个单独的基本的PCI Express串行连接就是两个独立的通过不同的低电压对驱动信号实现的连接，一个接收对和一个发送对(共四组线路)。不会和诸如USB 2.0、InfiniBand、Ethernet以及IEEE1394/1394b造成冲突。因此PCI Express界面传输速度比传统的PCI界面更快，具有设备之间的高速串行点对点传输和灵活可调的总线宽度等等优点。

PCI Express包含四个协议层：应用层(Application Layer)、事务层(Transaction Layer)、数据联络层(Data Link Layer)和物理层(Physical Layer)。而物理层可以细分为媒体访问控制层、物理编码子层和物理媒体访问层。

Intel PIPE Macro Rev 1.00 June 19，2003公开了一种高速外设部件互连接口。该高速外设部件互连接口的物理编码子层用于实现物理媒体访问层和媒体访问控制层之间数据传输、信号控制和错误检测以保证传输数据的完善。

但是现有技术的缺点在于：

1.由于从媒体访问控制层输入到物理编码子层的数据可能是16位，也可能是8位，而从对于该物理编码子层结构的描述中得知，该物理编码子层只能接收8位输入数据，因此现有技术中的物理编码子层与媒体访问控制层的数据格式不兼容。

2.由于从物理媒体访问层传输到物理编码子层的数据可能出现采样错误，而现有技术中关于物理编码子层结构的描述中也并没有检测并处理数据采样错误情况的部件，因此现有技术中的物理编码子层传输错误数据的可能性较大。

发明内容

本发明要解决的问题是现有技术中，物理编码子层与媒体访问控制层数据格式不兼容的问题。

本发明还解决的问题是现有技术中，物理编码子层没有检测并处理数据采样错误情况的部件的问题。

为解决上述问题，本发明提供一种高速外设部件互连接口，包括用于媒体访问控制层经物理编码子层向物理媒体访问层传输数据的下行数据通道，该下行数据通道包括：

输入接口单元，用于根据接收的媒体访问控制层向物理编码子层传输的数据的位数使用相应的频率的时钟来采样，将媒体访问控制层的数据格式转换成符合物理编码子层的数据格式的待编码数据，并在物理编码子层的时钟下采样接收的控制数据极性的数据极性控制信号和指示传输类型的数据标识信号并输出；

编码单元，用于接收输入接口单元输出的待编码数据、数据标识信号、数据极性控制信号和物理编码子层提供的指示数据极性的数据极性信号，根据数据极性控制信号控制后的数据极性信号对待编码数据进行编码，并根据数据标识信号判断是否将编码数据传输给物理媒体访问层。

本发明还提供一种高速外设部件互连接口的信号处理方法，包括媒体访问控制层经物理编码子层向物理媒体访问层传输下行数据的方法，所述传输下行数据的方法包括：

根据接收的媒体访问控制层向物理编码子层传输的数据的位数使用相应的频率的时钟来采样；

将媒体访问控制层的数据格式转换成符合物理编码子层的数据格式的待编码数据，并在物理编码子层的时钟下采样接收的控制数据极性的数据极性控制信号和指示传输类型的数据标识信号并输出；