[发明专利]寄存电路、应用寄存电路的扫描寄存电路与扫描方法

说明书

技术领域

本发明涉及一种电路测试装置与方法，特别涉及一种应用于骨牌互补金属氧化物半导体导体逻辑电路(domino CMOS logic)的寄存电路、应用寄存电路的扫描寄存电路与其扫描方法。

背景技术

为了要提高电路的操作速度，设计者利用动态电路(dynamic circuit)取代静态电路(static circuit)已成为现今数字逻辑电路的趋势，其中，动态电路包含有骨牌互补金属氧化物半导体导体逻辑电路、差动式串接电压摆幅逻辑电路(Differential cascade voltage swing logic)等等。以骨牌互补金属氧化物半导体导体逻辑电路为例，其利用了一个虚拟N型场效晶体管(pseudo NMOS)的架构来实现其逻辑电路，若与静态电路比较，这样做会大大减少其所需的晶体管个数，而且，骨牌互补金属氧化物半导体导体逻辑电路在做动态的操作时具有较小的充电延迟(pull-up delay)以及可被忽略的短路电流(short-circuit current)效应，因此，以骨牌互补金属氧化物半导体导体逻辑电路来实现一动态逻辑电路将会成为现今集成电路设计较具竞争力做法。

然而，事实上骨牌互补金属氧化物半导体导体逻辑电路所面对的最大问题是芯片完成后的测试部份，而在现有技术中所揭露的测试方法均假设骨牌互补金属氧化物半导体导体逻辑电路是由纯组合骨牌逻辑门(purelycombinational Domino gate)所组成，此测试方法对于连续骨牌逻辑门(Sequential Domino logic)并不适用，因此，现今大部份设计者仍以动态电路结合静态电路的组合方式来设计。

依据美国专利第6,108,805号所揭露的“DOMINO SCAN ARCHITECTURE ANDDOMINO SCAN FLIP-FLOP FOR THE TESTING OF DOMINO AND HYBRID CMOSCIRCUITS”中的教导可得知其具有三项缺点：第一，由于该现有技术的骨牌扫描单元是利用多个输出级所组成，因此一输入数据从输入至产生一输出数据的时间变长了；第二，由于该现有技术在操作的过程中利用了两个控制时钟，即系统时钟和骨牌时钟，因此若要得到正确的结果，必需精准地控制系统时钟和骨牌时钟之间的时序关系；第三，由于该现有技术所需利用的系统时钟和骨牌时钟的工作周期(Duty cycle)不一致，因此便增加了实作上的困难度。

发明内容

因此，本发明的主要目的之一在于提供一种寄存电路、应用寄存电路的扫描寄存电路与扫描方法，以解决上述问题。

依据本发明的实施例，其提供一种寄存电路。该寄存电路包含有一闩锁电路，用来闩锁一输入数据产生一输出数据；一输入信号选择电路，分别耦接于一非测试数据与一测试数据，用来选择性地输出该非测试数据或该测试数据来作为该输入数据；一控制电路，耦接于一驱动时钟，用来依据该驱动时钟来控制该闩锁电路是否可闩锁该输入数据来决定该输出数据；以及一扫描电路，耦接于该驱动时钟与该闩锁电路，用来依据该驱动时钟扫描该闩锁电路所输出的该输出数据以产生一扫描数据；其中当该驱动时钟由一第一逻辑电平转变至一第二逻辑电平时，该控制电路会允许该闩锁电路闩锁该输入数据来决定该输出数据，以及该扫描电路会扫描该输出数据以产生该扫描数据，以及当该驱动时钟由该第二逻辑电平转变至该第一逻辑电平时，该控制电路不允许该闩锁电路闩锁该输入数据来决定该输出数据，以及该扫描电路会维持该扫描数据。

附图说明

图1为本发明寄存电路的一实施例的示意图。

图2为图1所示的寄存电路的操作时序图。

图3为本发明扫描寄存电路的一实施例的示意图。

图4为图3所示的扫描寄存电路的操作时序图。

附图符号说明