[发明专利]形成半导体器件位线的方法

说明书

技术领域

本发明一般性涉及半导体器件，更具体涉及形成半导体器件的导电结构(例如位线)的方法，其能够减少位线的电阻。

背景技术

采用嵌入式(damascene)工艺的方法已经被广泛用作形成NAND快闪存储器位线的方法。但是，由于集成水平的提高，位线的厚度和终检临界尺寸(FICD)减小。因此，产生诸如位线电阻率急剧增大的问题。问题的原由如下：

1.由于集成水平的提高使位线高度下降，因此位线电阻率增大。

2.由于集成水平的提高使位线的FICD减小，因此位线电阻率增大。

3.在反应性离子蚀刻(RIE)的情况下，电阻随着位线轮廓的变化非常严重。

4.由于至少上述三种原因，在使用通过位线材料(即钨)间隙填充沟槽来形成位线的嵌入工艺时，阻挡金属层的重量增加，其中阻挡金属层在沉积最初位线材料(即钨层)之前形成。因此，钨层占据的区域有限并因此难以减少位线电阻。

发明内容

本发明涉及一种形成半导体器件的导电结构(例如位线)的方法，其能够减少位线的电阻。

根据本发明的一个实施方案，一种形成半导体器件的位线的方法包括在其中形成有结构的半导体衬底上形成阻挡金属层、在阻挡金属层上形成无定形钛碳氮化物层、在包括硼气体的气氛下在无定形钛碳氮化物层上形成钨种层以及在钨种层上形成钨层，由此形成位线。

根据本发明的另一个实施方案，一种形成半导体器件的位线的方法包括在其中形成有结构的半导体衬底上形成层间绝缘层、蚀刻层间绝缘层以形成沟槽、在包括沟槽的整个表面上形成阻挡金属层、在阻挡金属层上形成无定形钛碳氮化物层、在包括硼气体的气氛下在无定形钛碳氮化物层上形成钨种层以及在钨种层上形成钨层，由此形成位线。

附图说明

图1A～1D是图示说明根据本发明实施方案的形成半导体器件位线的方法的截面图；和

图2是图示说明传统位线的电阻率Rs和根据本发明实施方案的位线的电阻率Rs之间的比较结果图。

具体实施方式

图1A～1D是图示说明根据本发明实施方案的形成半导体器件导电结构(例如位线)的方法的截面图。

参考图1A，在半导体衬底10上形成蚀刻停止层11和层间绝缘层12，其中在半导体衬底10中形成有用于形成半导体器件的各种元件，例如晶体管、快闪储存单元、金属线和塞。优选利用氮化物层形成蚀刻停止层11和利用氧化物层形成层间绝缘层12。

通过光和蚀刻过程来蚀刻层间绝缘层12和蚀刻停止层11，由此形成沟槽13。在包括沟槽13的表面上沉积氮化物层，通过防止层间绝缘层12的宽度在后续清洗过程(见下段)中减少来保证位线之间的电容。在本应用中，清洗过程使用氧化物层蚀刻溶液。蚀刻氮化物层以在沟槽13的侧壁上形成隔离物14。

之后，通过采用氧化物层蚀刻溶液例如缓冲氧化物蚀刻剂(BOE)的清洗过程来移除在沟槽13中形成的本生氧化物层。Ti层15和TiN层16形成为阻挡金属层。优选通过离子金属等离子体(IMP)沉积法来形成Ti层15和通过金属有机化学气相沉积(MOCVD)法来形成TiN层16，

实施热处理过程以在Ti层15和半导体衬底10的界面处形成欧姆接触层17。通过Ti层15的Ti组分和半导体衬底10的Si组分经热处理过程的反应来形成欧姆接触层17。欧姆接触层17用于降低接触电阻。在一些实施方案中，快速热退火(RTA)过程可用作热处理过程。

参考图1B。无定形钛碳氮化物层18被沉积作为胶层。无定形钛碳氮化物层18用于控制钨种数量(即初始位线材料)，钨种随后在其上形成并且形成为晶体TiC_1-xN_x(0.1≤x≤0.99)的形式。在一些实施方案中，无定形钛碳氮化物层18形成约～约的厚度。

可以利用TDMAT(四二甲基胺钛、Ti[N(CH₃)₂]₄)和TDEAT(四二乙基胺钛，Ti[N(C₂H₅)₂]₄)中的一种作为前体，在TiN沉积室中容易地沉积钛碳氮化物层18，而不使用等离子体处理。

参考图1C，在无定形钛碳氮化物层18上形成初始位线材料(例如钨层19)。

为了形成钨层19，首先在无定形钛碳氮化物层18上形成钨种层。此时，钨种的数量通过无定形钛碳氮化物层18来控制。