[发明专利]芯片级封装结构及其制法

说明书

技术领域

本发明涉及一种半导体封装结构及其制法，尤其涉及一种芯片级封装结构及其制法。

背景技术

随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装结构的轻薄短小，因而发展出一种芯片级封装结构(chip scale package，CSP)，其特征在于此种芯片级封装结构仅具有与芯片尺寸相等或略大的尺寸。

美国专利第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427号案即揭露一种传统的CSP结构，直接于芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的焊垫至所欲位置。如图1所示，是种CSP结构具有形成于芯片10的作用表面(active surface)100上的增层，包括：介电层(dielectric layer)11，敷设于芯片10的作用表面100上并开设有多个贯孔(via)110，以使芯片10上的焊垫101藉该贯孔110外露；以及线路层12，形成于该介电层11上并电性连接至芯片10上外露的焊垫101。该线路层12上还敷设一拒焊层13，并藉多个穿通该拒焊层13的开孔130使线路层12的预定部分外露而与焊球14焊连，以利用该焊球14作为与外界装置电性连接的输入/输出端。

然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用表面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够或更多表面区域以安置较多或更多数量的焊球从而供有效与外界电性连接之用。

鉴此，美国专利第6,271,469号案揭露另一种于芯片上形成增层的封装结构，可提供较为充足或较多的表面区域以承载较多或更多的输入/输出端或焊球。如图2所示，是种封装结构利用一封装胶体25包覆住芯片20的非作用表面202及侧面203，而使芯片20的作用表面200外露且与封装胶体25的表面250齐平。然后，敷设一第一介电层26于芯片20的作用表面200及封装胶体25的表面250上，并利用雷射钻孔(laser drilling)技术开设多个贯穿该第一介电层26的贯孔260，藉之露出芯片20上的焊垫201。接着，形成第一线路层22于该第一介电层26，并使第一线路层22与外露的焊垫201电性连接。而后，于该第一线路层22上敷设一第二介电层27，并开设多个贯穿第二介电层27的贯孔270以藉之露出第一线路层22的预定部分，再于该第二介电层27上形成第二线路层28，而使第二线路层28与第一线路层22的外露部分电性连接。最后，于第二线路层28上敷设拒焊层23，使第二线路层28的预定部分藉拒焊层23的开孔230外露而与焊球24电性连接。因此，用以包覆芯片20的封装胶体25的表面250可提供比芯片20作用表面200大的表面区域而能安置较多焊球24以有效达成与外界的电性连接。

然而，上述封装结构的缺点在于当使用雷射钻孔技术开设贯穿第一介电层的贯孔以露出芯片上的焊垫时，芯片上的焊垫为第一介电层所遮覆，而使雷射通常难以准确地辨认出焊垫的位置，因而无法使所开设的贯孔精确地对应至焊垫的位置；由于芯片上的焊垫无法完全露出，故难以确保线路层与焊垫间的电性连接品质，而使制成品的良率及可靠性受损。同时，于芯片及封装胶体上敷设第一介电层并利用雷射钻孔技术开设贯孔会增加成本及制造过程的复杂性，且该第一介电层与芯片及封装胶体具有不同的热膨胀系数(CTE)，故于高温环境或热循环下，第一介电层与芯片及封装胶体会产生不同的热应力而易使其间的界面发生脱层，从而降低制成品的品质及可靠性。