[发明专利]共漏极双半导体芯片级封装以及制造该种封装的方法有效
| 申请号： | 200610172046.7 | 申请日： | 2006-12-21 |
| 公开（公告）号： | CN101071776A | 公开（公告）日： | 2007-11-14 |
| 发明（设计）人： | 孙明;龚德梅;何约瑟 | 申请（专利权）人： | 万国半导体股份有限公司 |
| 主分类号： | H01L21/50 | 分类号： | H01L21/50;H01L21/60;H01L23/485 |
| 代理公司： | 上海新天专利代理有限公司 | 代理人： | 张静洁 |
| 地址： | 百慕大哈密尔*** | 国省代码： | 百慕大群岛;BM |
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| 摘要： | |||
| 搜索关键词： | 共漏极双 半导体 芯片级 封装 以及 制造 方法 | ||
1.一种制造大量共漏极双MOSFET芯片级封装的方法，其特征在于，该方法包括以下步骤：
提供具有在其上设置的大量共漏极双MOSFET器件的晶片；
隔离晶片的背漏极金属表面，所述的隔离背漏极金属表面的步骤进一步包括用固化的介电材料对整个背漏极金属表面进行隔离；
在每个共漏极双MOSFET器件上进行球栅阵列区的底部凸点金属化；
在晶片上漏印焊料掩模以暴露球栅阵列区；
回流焊料膏以形成球栅阵列焊料凸点；和
将晶片切割成大量芯片级封装。
2.如权利要求1所述的方法，其特征在于，其中所述底部凸点金属化包括Ni/Au镀覆。
3.一种共漏极双MOSFET芯片级封装，其特征在于，该封装包括：
隔离层，该隔离层相邻于共漏极双MOSFET芯片的背漏极金属表面设置，所述隔离层包括固化的介电材料，用于对整个背漏极金属表面进行隔离。
4.如权利要求3所述的共漏极双MOSFET芯片级封装，其特征在于，该封装进一步包括Ni/Au镀覆的底部凸点金属化区域。
5.如权利要求4所述的共漏极双MOSFET芯片级封装，其特征在于，该封装进一步包括形成于凸点金属化区域上的焊料凸点的球栅阵列。
6.如权利要求5所述的共漏极双MOSFET芯片级封装，其特征在于，其中所述焊料凸点通过焊料膏的回流形成。
7.如权利要求6所述的共漏极双MOSFET芯片级封装，其特征在于，其中所述焊料凸点通过预形成的焊料球的回流形成。
8.一种制造大量共漏极双MOSFET芯片级封装的方法，其特征在于，该方法包括以下步骤：
提供具有在其上设置的大量共漏极双MOSFET器件的晶片；
隔离晶片的背漏极金属表面，所述的隔离背漏极金属表面的步骤进一步包括用固化的介电材料对整个背漏极金属表面进行隔离；
在每个共漏极双MOSFET器件上进行球栅阵列区的底部凸点金属化；
在晶片上漏印焊料掩模以暴露球栅阵列区；
回流预形成的焊料球以形成球栅阵列焊料凸点；和
将晶片切割成大量芯片级封装。
9.如权利要求8所述的方法，其特征在于，其中所述底部凸点金属化包括Ni/Au镀覆。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
