[发明专利]Ⅲ/Ⅴ半导体

说明书

技术领域

本发明涉及一种新的III/V半导体，由这种半导体组成的半导体 层，包含这种半导体层的单片集成半导体结构，这种半导体或这种 半导体层的使用，以及这种半导体层的产生方法。

背景技术

在计算机技术领域中，对于结合高可靠性和灵活性的较高的处 理及信号传导能力有越来越多的需求。在过去，芯片技术在集成密 度和工作速度或周期频率方面取得了快速的发展。随着这种趋势进 一步推进，出现了有关快速芯片的连接的问题。在芯片设计中，与 高速连接有关的关键方面是可靠性、成本、片上驱动器尺寸以及性 能、串扰、信号失真和缺乏灵活性。通过用光电子部件和光学波导 来进行芯片之间的连接是对许多连接问题的解决方案。光学连接具 有极高的带宽并且对串扰和其他干扰比较不敏感。通过利用光学连 接的这些性质，就可能通过光学信道来将高速芯片相互连接，并在 连接密度、电流消耗、干扰和串扰方面取得相当大的进步。

通常，高度集成的电路基于Si技术。然而，硅是间接半导体， 因此用Si技术来产生高效光电子部件几乎不可能。然而，高效光电 子部件能用III/V半导体技术(例如GaAs技术)产生，因为这些半导体 通常是直接半导体，因而高效地发射和吸收光。

为生产集成电路，通常使用外延工艺。若现在要制作基于Si技 术的层和基于III/V半导体技术的层之间的接触，则问题是各材料的 晶格常数是不同的(这也适用于GaP衬底而不是Si衬底)。结果是在 Si(或GaP)衬底上外延生长III/V半导体期间产生了位错。然而，这 种位错在很大程度上影响了整个半导体结构的功能，更多的是因为 今天，功能层厚度处于原子尺寸级。在层厚度大的情况下，晶格常 数的不同甚至会导致衬底弯曲。原因主要是，在高淀积温度下，III/V 半导体的外延生长在Si或GaP半导体上发生，然而，位错在低于淀 积温度时就已经开始产生了。如果然后半导体结构冷却到环境温度， 则由不同的热膨胀系数导致的晶格常数的不同将导致上述的应力和 位错。

为消除上述问题，已存在各种方法。在文献EP 0380815 B1中描 述了GaAs层能淀积在Si衬底上并在预定位置形成规定的微裂纹， 从而避免了(至少减少了)Si衬底的位错。然而，该技术不适于高度集 成的电路，因为原子级的微裂纹缺乏可控性。

文献EP 0297483描述了混合集成半导体结构，其中在Si衬底上 应用基于Si技术的集成电路。此外，在Si衬底上提供采用GaAs技 术的旋光元件。然而，集成电路和旋光元件之间的电连接不是由直 接接触或由Si衬底建立的，而是由电线连接建立的。该技术也不适 合高度集成的电路中的应用。

从文献DE 10355357得知，对于具有基于III/V半导体的旋光元 件的层结构，补偿由晶格常数，例如由遭受张应力的适应层，导致 的位错。通过已知范围内的措施，对电性质进行建模也是可能的， 从而不能达到的发射波长到目前为止成为可达到的。

从文献US 2004/0135136 A1中，多个不同的III/V半导体在本技 术领域是已知的，而它们总是不适于在Si衬底上应用的层。对应的 考虑应用到文献EP 1257026 A2，US 6233264 B1，US 2004/0084667 A2，Merz等人的IEE Proc.-Optoelectron.151(5)：346-351(2004)，US 6072196，EP 1553670 A2，US 5825796，Ishizuka等人的Journal of Crystal Growth 272：760-764(2004)，以及US 2004/0161009 A1。

在文献EP 0896406A2中，描述了GaP或Si衬底上的旋光III/V 半导体层(以及其他内容)，并且这些层只包含作为III族成分的In。 实际上，这样的层只适于InP衬底并在Si或GaP衬底上产生非预期 地许多位错和缺陷。文献US 5937274以非常一般的方式描述了不同 衬底上的不同的层。

结果，仍然存在这样的需要(特别是在高度集成的电路领域中)： 将基于Si技术和基于III/V半导体的组件或层序列彼此整体互连。

发明内容

本发明的技术目的