[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

在硅基板上对场效应晶体管等元件进行集成的LSI，正在通过微细化，实现高速化和低耗电化。LSI的微细化是以微缩规则为基础发展的，所以布线也要实现高密度化、多层化、薄层化。因此对布线施加的应力和流过布线的电流密度增加，由电迁移引起的布线断裂已构成问题。

以往作为LSI的布线材料采用铝(Al)，为了提高其电迁移耐性，通常在铝中添加铜、硅等杂质或者用氮化钛(TiN)、钛(Ti)等高熔点金属夹住铝布线层的上下实现叠层化。

但是因为依存于铝电阻率的信号传输延迟以及容许电流密度的问题，作为替代布线材料，已发展为使用铜作为导电材料形成布线。

铜难以通过干蚀刻进行精细加工，不能使用在形成铝布线中所采用的加工方法。因此采用在层间绝缘膜上形成布线用槽和布线间的连接孔，向该槽和连接孔中填充铜，再通过CMP法除去不必要的铜，形成嵌入布线的ダマシン(Damascene)法(例如参照专利文献1)。

使用铜作为布线材料时，与Al相比，熔点高，自扩散能也大，所以可以设想采用通过高熔点金属夹住上下的叠层结构时，电迁移耐性能优异。但是在嵌入布线结构中，由于受阻挡层与铜层界面扩散的影响，其可靠性难以得到提高。

形成铜ダマシン布线时，必需以优异的再现性对大纵横比的通路孔和槽内进行填充，形成阻挡层和铜层的叠层薄膜之后，主要采用通过电镀法形成铜膜的方法。但是通过电镀法形成的铜膜，在常温下保存时，会伴随产生结晶尺寸或杂质浓度变化的自淬火现象，因此，在CMP工序中会引起抛光速度变化。因此，必需通过热处理对膜改性。但是在该热处理时，铜的结晶结构发生变化，有时阻挡层和铜层的附着性变差。如果这些层的附着性变差，则在阻挡层和铜层的界面附近，铜原子容易移动，使电迁移耐性能降低。

专利文献1：特开平11-297696号公报。

发明内容

本发明是考虑到这些情况进行研究的，提供具有高电迁移耐性铜布线的半导体器件。

本发明的半导体器件是具有布线层的半导体器件，该布线层是通过在基板上形成的绝缘膜上形成槽或孔，在得到的基板上形成阻挡层，在阻挡层上形成铜晶种层，利用该铜晶种层，通过电镀法形成铜镀敷层，再除去表面的铜镀敷层和铜晶种层形成的，铜晶种层含有具备结晶粒径不同的小晶粒层和大晶粒层的多层，小晶粒层与阻挡层接触。

本发明的特征在于小晶粒层与阻挡层接触。通过本发明可以得到电迁移耐性高的铜布线层，可以认为这是由于以下作用而造成的。

小晶粒层的粒径小于大晶粒层，结晶粒子之间的间隙小，所以小晶粒层在热处理等过程中不容易聚集。因此在热处理的过程中，小晶粒层不容易引起体积变化和结晶结构的变化。因此，阻挡层和小晶粒层的界面状态不容易受热处理的影响，二者之间保持高附着性的状态。另外，从其它观点考虑，小晶粒层的粒径小，与阻挡层的接触面积大，所以二者的附着性大。

因此在阻挡层和铜层的界面附近铜原子不容易移动，可以得到电迁移耐性高的铜布线层。

附图说明

[图1]是表示用本发明实施例的半导体器件制造工序的截面图。

[图2]是表示用本发明实施例的半导体器件制造工序的截面图。

[图3]是表示用本发明实施例的半导体器件制造工序的截面图。

[图4]是表示用本发明实施例的半导体器件制造工序的截面图。

[图5]是表示用本发明实施例的半导体器件制造工序的截面图。

[图6]是表示用本发明实施例得到的阻挡层界面处铜层截面的TEM照片(倍率：100万倍)。

[图7]是表示本发明实施例和以往例的布线可靠性实验结果的曲线图。

符号说明

1：半导体基板；3：元件分离区域；5：层间绝缘膜；7：下层嵌入布线；9、13：SiN膜；11、15：FSG膜；17：SiON膜；21：连接孔；23：上层布线槽；25：阻挡层；27：铜晶种层；27a：第1铜层；27b：第2铜层；29：铜镀敷层

具体实施方式

1.第1实施方案

本发明第1实施方案的半导体器件，其是具有布线层的半导体器件，该布线层是通过在基板上形成的绝缘膜上形成槽或孔，在得到的基板上形成阻挡层，在阻挡层上形成铜晶种层，利用该铜晶种层，通过电镀法形成铜镀敷层，再除去表面的铜镀敷层和铜晶种层形成的，铜晶种层含有具备结晶粒径不同的小晶粒层和大晶粒层的多层，小晶粒层与阻挡层接触。

1-1.基板、绝缘膜