[发明专利]用于图像传感器的具有共享模拟－数字转换器和RAM存储器的读出电路

说明书

技术领域

本发明大体上涉及半导体成像装置，且明确地说，涉及一种具有像素单元阵列和用于读取所述单元的列电路的CMOS有源像素传感器(APS)成像器。

背景技术

当前关注于用作低成本成像装置的CMOS有源像素成像器。图1展示信号处理系统100，其包含CMOS有源像素传感器(“APS”)像素阵列230和控制器232，所述控制器232提供计时和控制信号以使得能够以所属领域的技术人员普遍已知的方式读出存储在像素中的信号。示范性阵列具有M×N像素的尺寸，其中阵列230的大小取决于特定应用。使用列并行读出结构一次一行地读出成像器像素。控制器232通过控制行寻址电路234和行驱动器240的操作而选择阵列230中的特定像素行。存储在选定像素行中的电荷信号以上述方式在列线170(见图2)上提供到读出电路242。接着使用列寻址电路244依次读出从所述列的每一者读取的像素信号。

图2更详细地展示图1的系统100的一部分。每一阵列列349包含多行像素350。来自特定列349中的像素350的信号被读出到读出电路242。通常，每一像素列349被读出到相关联的模拟-数字区块，所述模拟-数字区块包含模拟-数字转换器(“ADC”)361和存储器存储位置363。或者，所述列上的像素输出依次供应到一个具有用于存储数字像素信号的相关联存储器的模拟-数字区块。通常，由模拟-数字转换器361提供的数字值是十二位值。信号向数字形式转换的结果临时存储在与模拟-数字转换器361相关联的存储位置363中。随后从存储位置363处读出数字信号并在读出电路242下游进行处理。

通常，读出电路242包含其它电路，但图2未展示。举例来说，取样与保持电路耦合在列349与其相关联ADC 361之间。另外，增益电路或若干增益电路可耦合在列349与其相关联ADC 361之间。

存储位置363(通常是RAM或DRAM存储器(也称为RAM区块或核心))是模拟-数字处理区块的重要部分。因为越来越需要减小电子成像电路的大小，所以需要减小模拟-数字区块的大小。因为还需要增加电子成像电路的速度，所以还需要增加读出电路的处理速度。

发明内容

本发明提供一种改进的模拟-数字处理电路区块和操作方法。用作模拟-数字存储器的RAM区块由一个以上模拟-数字转换器(ADC)共享，并存储来自像素阵列的一列以上像素的数据。所述ADC每一者处理来自相关联第一列中的像素的信号，并将所提取的数字值存储在与所述列相关联的存储器位置中。接着，ADC每一者处理来自相关联第二列中的像素的信号，并将所提取的数字值存储在与所述列相关联的存储器位置中。当ADC正处理并存储从当前读取的列接收的像素信号时，读出电路从先前列读出所存储的数字信号，并将数字信号提供到数据路径以供在下游处理。ADC使用斜坡式并行处理来并行地处理来自像素的信号并将其从模拟转换为数字。在斜坡式并行处理中，斜坡大体上同时向ADC电路提供从低信号电平(例如，数字0值)开始并递增行进到高信号电平(例如，最大数字电平)的变化斜坡参考信号。大体上同时，数字计数器向ADC电路提供待存储的数字代码。当斜坡参考信号变化时，在每一ADC电路处将其与从像素接收的信号进行比较。当斜坡参考信号超过正被转换的信号时，ADC电路中的ADC比较器改变状态且将数字计数器代码值存储在与ADC相关联的存储器位置中。如果一个以上ADC电路大体上同时改变状态，那么大体上同时向一个以上存储器位置进行写入。

在本发明的另一方面，用作模拟-数字存储器的RAM区块由一个以上模拟-数字转换器(ADC)共享，并存储来自像素阵列的一列以上和一行以上像素的数据。所述ADC每一者处理来自处于第一行的相关联第一列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。接着，ADC每一者处理来自处于第一行的相关联第二列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。接着，ADC每一者处理来自处于第二行的相关联第一列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。接着，ADC每一者处理来自处于第二行的相关联第二列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。当ADC正处理并存储从当前读取的行接收的像素信号时，读出电路从先前行读出所存储的数字信号并将所述数字信号提供到数据路径以供在下游处理。ADC使用斜坡式并行处理来并行处理来自像素的信号并将其从模拟转换为数字。

附图说明

从结合附图提供的以下具体实施方式中将更容易理解本发明的这些和其它特征及优点，在附图中：