[发明专利]处理器

说明书

技术领域

本发明涉及提取并执行存储在指令高速缓冲存储器的指令的处理器等，尤其涉及一种处理器，在执行循环(loop)部分的指令时，即使在不必访问指令高速缓冲存储器的情况下也可以提供指令。

背景技术

近几年，移动电话、数字视频照相机、数字视频刻录机等数字家电产品越来越普及。并且，对于安装在这些产品的处理器，需要低功耗且高处理能力的处理器。

对此，例如提出了一种处理器，通过缩短因转移预测错误而引起的损失(penalty)周期，从而实现低功耗且高处理能力(例如，参照非专利文献1)。

具体而言，一般该处理器在管理指令获取的部分包括两个指令缓冲器，使用任一个指令缓冲器来存储并提供从指令高速缓冲存储器获取后的指令。而且，在执行转移指令时，使用两种指令缓冲器分别存储从指令高速缓冲存储器获取的后续指令及转移目的地指令，并按照转移目的地从任一个指令缓冲器提供指令。

例如，在此，在作为指令的提供源使用第一指令缓冲器的情况下，若在转移指令的译码阶段预测为转移目的地指令(TAKEN)，则将转移目的地指令从指令高速缓冲存储器获取并存储到第二缓冲器，从而提供指令。而且，若在转移指令的执行阶段发生预测错误，即在实际转移过程为后续指令(NOT TAKEN)，则将第一指令缓冲器的指令投入到流水线，并废弃第二指令缓冲器的指令，从而缩短因指令获取的延迟(latency)而导致的损失周期。

再者，该处理器除了包括这些指令缓冲器以外还包括第三指令缓冲器。而且，在执行转移指令之前，执行可以确定该转移指令的转移目的地地址的指令，预先读取该转移目的地地址的指令并存储到第三指令缓冲器，从而缩短因指令获取的延迟而导致的损失周期。

非专利文献1：Naohiko IRIE，Fumio ARAKAWA，KunioUCHIYAMA，Shinichi YOSHIOKA，Atsushi HASEGAWA，KevinIADONATE，Mark DEBBAGE，David  SHEPHERD，andMargaretGEARTY，″Branch Micro-Architecture of an Embedded Processorwith Split Branch Architecture for Digital Consumer Products，″IEICETRANS.ELECTRON.，VOL.E85-C，NO.2 FEBRUARY 2002，pp.315-322.

然而，由于该存储器包括的两种指令缓冲器性质不同，因此即使是相同的转移指令也需要按照转移预测的错误灵活地使用指令缓冲器。其结果是，使切换指令缓冲器时的控制变得复杂。并且，由于在转移指令的译码阶段，将转移目的地指令从指令高速缓冲存储器获取并存储到第二指令缓冲器，因此导致可以获取的时间变小，从而难以充分存储并提供指令。其结果是，存在如下问题，即，为了进一步以低功耗且高速度执行循环处理等，即使将指令缓冲器的容量变大来试图减少访问指令高速缓冲存储器的频度，也不会有很好的效果。

发明内容

于是，本发明鉴于上述问题，其目的在于提供一种处理器，能够以低功耗且以高速度执行循环处理等。

为了实现上述目的，本发明涉及的处理器的特点是，(a)一种处理器，提取并执行存储在指令高速缓冲存储器的指令，包括：(b)主指令缓冲器，存储并提供从所述指令高速缓冲存储器提取的一个以上的指令；(c)第一子指令缓冲器，存储并辅助提供从所述指令高速缓冲存储器提取的一个以上的指令；(d)选择器，选择所述主指令缓冲器及所述第一子指令缓冲器中的任一个，以作为指令提供源；以及(e)指令获取控制单元，在通过所述选择器使所述主指令缓冲器提供指令、并执行第一填充指令的情况下，从第一地址提取一个以上的指令并存储到所述第一子指令缓冲器，并在反复提供从所述第一地址提取的一个以上的指令时，控制所述选择器来选择所述第一子指令缓冲器，通过所述选择器使所述第一子指令缓冲器提供指令，所述第一填充指令表示将从所述指令高速缓冲存储器的第一地址提取的一个以上的指令填充到所述第一子指令缓冲器。