[发明专利]具有可变精度互连的数据处理单元的阵列

说明书

技术领域

本发明一般地涉及电子逻辑电路，并且更具体地涉及处理可变精度数 据的系统和方法，可变精度数据使用标记来标识数字在数据字内的位置。

背景技术

正如计算机技术取得的进步，处理功率的数量和计算机系统的速度增 加了。这些系统能够执行软件程序的速度也因此增加了。然而，尽管有这 些增加，仍然存在着使软件程序执行得更快的持续的愿望。

对速度的需要有时通过硬件加速来处理。传统的处理器对于顺序程序 的每个指令重复使用相同硬件。程序常常包含关键码，其中相对于应用程 序中的大多数其它部分，软件的相同或类似部分被执行很多次。为了加速 程序，增加额外的硬件，以便为程序的关键码段提供硬件并行性。取决于 数据的可用性，这提供了同时执行关键码段中的所有指令的效果。此外， 有可能打开迭代循环，以便同时执行单独的迭代，从而进一步加速软件。

虽然存在将要取得的速度进步，但是这并不是不受约束的。必须特别 针对正被讨论的软件应用程序来设计硬件。在硬件中实现功能通常要比在 软件中实现它花费更多的大量努力和资源。最初，实现算法的硬件结构必 须基于标准来选择，如所执行的操作及其复杂性、输入和输出数据格式和 吞吐量、存储要求、功率要求、成本或面积限制以及其它合适的标准。

然后根据硬件仿真和与软件的比较，来建立仿真环境以提供对实现的 验证。根据系统总体要求来选择硬件目标库。最终目标可为专用集成电路 (ASIC)、现场可编程门阵列(FPGA)或其它类似的硬件平台。硬件设计 然后开始使用硬件描述语言(HDL)、目标库和仿真环境。对HDL设计执 行逻辑合成，以产生基于目标库来表示硬件的连线表(netlist)。

虽然有很多在处理中始终使用的复杂而昂贵的设计工具，一般需要频 繁的迭代以便管理例如在定时、面积、功率和功能之间的权衡。硬件设计 过程的困难是设计目标的功能和目标库。半导体技术的持续进步随着每个 新处理的产生而继续提高设备参数的重要性。这与变得可能的更大设计密 度结合，确保硬件设计过程将随着时间而继续增加复杂性。

本发明涉及硬件中算法的实现，该硬件对数据执行逻辑或算法操作 (operation)。目前可利用的方法分布在使用单个处理器、处理器阵列、固 定(门阵列)或现场可编程门阵列(FPGA)、或标准单元(ASIC)或全定 制设计技术的范围内。一些设计可合并多于一种方法的单元。例如，处理 器可合并现场可编程逻辑块。

当比较可编程逻辑的不同实现时，有时使用粒度(granularity)的概念。 它涉及对给定方法的最小可编程设计单位。粒度可在从晶体管，通过门和 更复杂的块，到整个处理器的范围内变化。在比较可编程硬件结构时的另 一考虑是可编程单元的互连布置。它们可在从简单的面向位的点到点布置 到各种拓扑、纵横制(crossbar)以及甚至更奇异的配置的更复杂共享总线 的范围内变化。

具有门级粒度和紧密互连的全定制或标准单元设计提供了极好的性 能、面积和功率权衡能力。所使用的库通常是门和寄存器级别。由于设计 流程被所需要的各种复杂工具所强加，设计时间可能是重要的。在设计之 后对功能和定时的验证常常是实际计划表的较大组成部分。除了昂贵的设 计工具以外，制造工具的费用还很高且随着每个新的处理的产生而上升， 使得这种方法只对于很高利润或很大容量的设计才是经济的。使用全定制 或标准单元技术实现的算法是固定的(在最初设计期间就达到预期的程 度)，并且不可以改变。

对固定或传统门阵列的设计方法类似于标准单元的设计方法。传统门 阵列的主要优点是产品上市时间和较低的单位成本，因为个别设计以公共 平台或基片为基础。相比于定制或标准单元设计，灵活性和电路密度可被 减少，因为只利用未被授权的门和路由选择信道。像利用定制或标准单元 技术构建的算法一样，使用传统门阵列实现的算法是固定的且在制造之后 不可改变。