[发明专利]具有数据旁路路径以允许快速测试和校准的存储器装置和方法

说明书

技术领域

本发明大体上涉及存储器装置的测试和/或校准，且更明确地说，涉及一种允许以不需要涉及装置中的存储器单元的方式测试和/或校准存储器装置的写入和读取数据路径的方法和设备。

背景技术

在存储器装置(例如，动态随机存取存储器(“DRAM”)装置)的制造期间，有必要测试存储器装置以确保其适当操作。图1展示存储器装置的典型数据路径10，其包含耦合在数据总线端子16与阵列接口逻辑20之间的写入数据路径12和读取数据路径14。阵列接口逻辑20又耦合到存储器单元阵列22。实践中，大量数据总线端子16包含在存储器装置10中，且这些数据总线端子的每一者耦合到各自写入数据路径12和读取数据路径14。然而，为了清楚起见，图1中仅展示耦合到一个数据总线端子16的写入数据路径12和读取数据路径14。

写入数据路径12包含接收器30，其将施加到端子16的写入数据耦合到写入数据俘获电路34。响应于写入选通(“WS”)信号，从接收器30输出的写入数据的每一位被俘获或存储在写入数据俘获电路34中。WS信号通常从外部源(例如，存储器控制器)(图1未图示)耦合到存储器装置10。所俘获的写入数据的每一位被划分为上升沿数据和下降沿数据并被施加到串行-并行转换器38，且响应于WS信号而存储在其中。在写入数据的许多位已施加到数据总线端子16并存储在串行-并行转换器38中之后，所存储的写入数据位以并行形式通过内部写入数据总线40输出到阵列接口逻辑20。在一个实施例中，串行-并行转换器38可为彼此串联耦合的一系列移位寄存器，第一移位寄存器耦合到写入数据俘获电路34。来自所有移位寄存器的各自输出接着将耦合到写入数据总线40。举例来说，如果串行-并行转换器38存储4个写入数据位，那么写入数据总线40将具有4个位的宽度。并行-串行转换器38还在其将有效写入数据输出到阵列接口逻辑20时，将写入数据有效信号施加到阵列接口逻辑20。写入数据有效信号启用阵列接口逻辑20以存储写入数据。

阵列接口逻辑20从命令解码器(图1未图示)接收许多控制信号，包含阵列循环信号、写入启用(“WE”)信号和地址信号，所述地址信号通常呈行地址信号和列地址信号的形式。阵列接口逻辑20将通过写入总线40耦合的写入数据存储在存储器单元阵列22中的由地址指定的位置处。

读取数据路径14包含通过内部读取数据总线52耦合到阵列接口逻辑的数据管线电路50。数据管线电路50从阵列接口逻辑20接收并行读取数据，阵列接口逻辑20又从存储器单元阵列22中由施加到逻辑20的地址确定的位置处接收读取数据。WE信号确定是将写入数据耦合到阵列22还是从阵列22耦合读取数据。阵列接口逻辑20还在将有效读取数据施加到内部读取数据总线52时，将读取有效信号施加到数据管线电路50。读取数据有效信号和单独的启用(“En”)信号启用数据管线电路50以响应于读取时钟信号(“Rd Clk”)而存储读取数据。

当En信号启用锁存器56时，存储在数据管线电路50中的读取数据位被响应于RdClk信号而循序存储在读取数据锁存器56中。接着，锁存器56将锁存的每一读取数据位通过传输器58施加到数据总线端子16。在一个实施例中，数据管线电路50可为一系列移位寄存器，每一移位寄存器的输入耦合到读取数据总线52的各自线。所述系列中的最后移位寄存器的输出就将耦合到读取数据锁存器56。

图2的时序图中展示了图1所示的存储器装置10中的典型存储器写入操作和随后的存储器读取操作。存在于数据总线上的数据在图2中展示为上部信号。写入数据的四个位被循序施加到数据总线端子16，并响应于WS信号的四个转变而锁存在写入俘获电路34中，所述四个转变大约在每一写入数据位有效的时间中间发生。当写入数据的每一位锁存在写入数据俘获电路34中时，其被转移到串行-并行转换器38。当写入数据的所有四个位已转移到串行-并行转换器38时，转换器38在写入数据的四个位被放置在内部写入总线40上的同时输出写入有效信号，同样如图2所示。命令解码器(图2未图示)在串行-并行转换器38输出写入有效信号的同时，将阵列循环信号输出到阵列接口逻辑20。阵列循环信号启始所有对存储器单元阵列22的读取和写入存取。阵列循环信号在对写入数据进行数据解串之后变得有效，此时转移到串行-并行转换器38的写入数据位输出在内部写入数据总线40上。命令解码器现还在其输出阵列循环信号的同时，输出有效写入启用WE信号。WE信号允许阵列接口逻辑20确定存储器存取是写入存储器存取。接着，内部写入数据总线40上的写入数据存储在存储器单元阵列22中的由施加到阵列接口逻辑20的地址指定的位置处。