[发明专利]编程存储器装置

说明书

技术领域

本发明大体上涉及存储器装置，且明确地说，本发明涉及编程存储器装置。

背景技术

典型的快闪存储器包含包括许多存储器单元的存储器阵列。所述存储器单元中的每一者包括嵌入在MOS晶体管中的浮动栅极。所述单元通常被分组成称为“擦除块”的扇区。可通过使电荷穿隧到浮动栅极来选择性地对擦除块内的每一单元进行电编程。通常通过块擦除操作来从浮动栅极移除负电荷，其中在单个操作中擦除所述擦除块中的所有浮动栅极存储器单元。

两个常见类型的快闪存储器阵列结构是“与非”和“或非”结构，这样说是因为每一结构的基本存储器单元配置分别与基本“与非”或“或非”门电路具有相似之处。在或非阵列结构中，将存储器阵列的浮动栅极存储器单元布置成矩阵。阵列矩阵的每一浮动栅极存储器单元的栅极按行连接到字选择线(字线)，且其漏极连接到列位线。每一浮动栅极存储器单元的源极通常连接到共用源极线。或非结构浮动栅极存储器阵列由行解码器存取，所述行解码器通过选择连接到浮动栅极存储器单元栅极的字线来启动浮动栅极存储器单元行。选定存储器单元行接着通过使不同电流(如果在编程状态或非编程状态中)从连接的源极线流动到连接的列位线来将其存储的数据值放置在列位线上。

与非阵列结构也将其浮动栅极存储器单元阵列布置成矩阵，使得所述阵列的每一浮动栅极存储器单元的栅极按行连接到字线。然而，每一存储器单元并不直接连接到源极线和列位线。而是，所述阵列的存储器单元一起布置成串，每一串通常具有8个、16个、32个或更多存储器单元，所述串中的存储器单元在共用源极线与共用列位线之间以源极到漏极方式串联连接在一起。与非结构浮动栅极存储器阵列接着由行解码器存取，所述行解码器通过选择连接到浮动栅极存储器单元栅极的字选择线来启动浮动栅极存储器单元行。连接到每一串的未选定存储器单元的栅极的字线经驱动以作为穿过晶体管操作，从而允许其以不受其存储数据值限制的方式传递电流。接着，电流通过串联连接串的每一浮动栅极存储器单元从源极线流动到列位线，这仅受每一串中经选定来读取的存储器单元的限制。进而将选定存储器单元行的当前经编码存储数据值放置在列位线上。

用于与非结构快闪存储器的两种常见编程技术是“升压位线”和“升压源极线”。在这些技术中，向串的选定浮动栅极晶体管的栅极施加高电压，而在通过模式下从连接的位线或从连接到浮动栅极晶体管串的相对末端的源极线接通其余晶体管。

随着装置继续减小尺寸，对应于各个数据值的阈值电压范围也变得较小。这使得编程更为困难，因为数据值之间的区别变得较不明显。

发明内容

对于一个实施例来说，本发明提供一种编程存储器装置的目标存储器单元的方法，其包括：向包括目标存储器单元的字线施加编程电压；确定目标存储器单元是否被编程；以及如果确定目标存储器单元未被编程，那么将编程电压增加阶跃电压。初始编程电压和阶跃电压每一者可在制造存储器装置之后进行选择。

对于另一实施例来说，本发明提供一种存储器装置，其包括：存储器单元阵列；第一寄存器，其用于存储对应于初始编程电压的值；第二寄存器，其用于存储对应于电压阶跃的值；以及控制电路，其耦合到所述存储器单元阵列和所述第一及第二寄存器。所述控制电路适于在编程目标存储器单元期间迭代地向目标存储器单元的控制栅极施加编程电压，在第一迭代中施加大体上等于初始编程电压的编程电压，且在连续迭代期间将编程电压增加大体上等于电压阶跃的量。第一和第二寄存器可在制造之后进行编程。

本发明的其它实施例包括具有变化范围的方法和装置。

附图说明

图1是根据本发明实施例的存储器系统的方框图说明。

图2说明根据本发明另一实施例的存储器阵列。

图3说明根据本发明另一实施例的施加到存储器阵列的波形。

具体实施方式

在以下对本发明的详细描述中，参看形成本发明的一部分的附图，且在附图中以说明方式展示可实践本发明的特定实施例。在所述图式中，在若干视图中相同数字始终描述大体类似的组件。充分详细地描述这些实施例，以使得所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明范围的情况下作出结构、逻辑和电气改变。因此，不应在限制意义上看待以下详细描述，且本发明的范围仅由所附权利要求书和其等效物来界定。