[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，该半导体装置包括：在半导体基板上形成为条纹状(stripe)的多个源极区域、和在该条纹状的源极区域之间的半导体基板上形成为条纹状的多个栅电极。

背景技术

对开关电源等中所使用的作为单个元件的功率MOSFET(Metal OxideSemiconductor Field Effect Transistor)和IGBT(Insulated Gate BipolarTransistor)要求高速动作特性以及低导通电阻特性。高速动作特性由具有低电容特性的平面(planar)型构造实现。

例如，下述专利文献1所公开的平面型构造的MOSFET如图5所示，包括：在N型半导体基板1上形成为条纹状的多个栅电极2、通过对该栅电极2进行自匹配地双重扩散而形成的P^-型基极层3以及N⁺型源极层4、覆盖栅电极2的层间绝缘膜5、和形成在该层间绝缘膜5上的由金属膜构成的源电极(未图示)。以沿着栅电极2的条纹状形成有多个P^-型基极层3以及N⁺型源极层4。并且，在N⁺型源极层4上，在层间绝缘膜5形成有遍及源极层4的整个长度方向的条纹状接触孔7。源电极进入该接触孔7，与源极层4欧姆接合。

根据该构造，如果将多个栅电极2公共连接，向该栅电极2施加规定阈值电压以上的电压，则可在基极层3的表面部分形成反转层，使得半导体基板1(漏极)与源极层4之间导通。这样，可使晶体管动作。

专利文献1：特开平8-321605号公报

然而，在如上所述的构造中，由于接触孔7的形成必须依赖于光刻法，因此，相邻的栅电极2之间的间隔受到接触孔7的最小尺寸、和用于形成栅电极2以及接触孔7的掩模对准余量(margin)的限制。

因此，基于缩小栅电极2之间间隔的图案的微细化存在限度，会阻碍实现单位面积的栅极宽度(栅电极2与源极层4对置的部分的总延长)的提高。因此，导通电阻的降低存在限度。

另一方面，认为若缩小栅电极2的宽度，则可增加单位面积的栅电极2的根数，从而可增加栅极宽度，但这样会提高栅电极2的电阻(栅极电阻)，从而产生阻碍高速动作的新问题。

发明内容

本发明的目的在于，提供一种具有可在不牺牲动作速度的情况下降低导通电阻的构造的半导体装置及其制造方法。

本发明的半导体装置包括：半导体基板；多个源极区域，其在该半导体基板上形成为条纹状；多个栅电极，其在所述半导体基板上的所述条纹状的多个源极区域间形成为条纹状；绝缘膜，其覆盖所述源极区域以及栅电极，并在与所述源极区域的长度方向相关的一部分规定区域上具有使源极区域局部露出的接触孔；和源电极，其形成在该绝缘膜上，经由所述接触孔与所述源极区域电连接。

根据该构成，用于连接源极区域和源电极的接触孔并未遍及条纹状的源极区域的全长而形成，只是在与源极区域的长度方向相关的一部分规定区域形成为使源极区域局部露出。因此，在接触孔附近以外的区域中，可缩小栅电极间的间隔，而不会受到接触孔的最小尺寸以及形成接触孔用的掩模对准余量的限制，并且，也无需缩小栅电极的宽度。由此，可实现图案的微细化，在不会导致导通电阻增加的情况下可增大单位面积的栅极宽度。从而，可实现导通电阻的降低，而不牺牲动作速度。

由于源极区域在半导体基板上形成为条纹状，因此，各部处于相互电连接的状态，这样，若部分地与源电极相接，则成为其整体与源电极电连接的状态。

优选该源极区域根据需要而通过其表面的硅化物化等实施低电阻化处理。由此，可进一步降低导通电阻。

优选所述接触孔配置在所述源极区域的长度方向的端部。根据该构成，由于是在源极区域的端部采取与源电极的接触的构造，因此，能有效利用半导体基板的中央区域。

更优选接触孔仅配置在源极区域的长度方向的端部，由此，条纹状的栅电极能在更长的区域内缩小邻接栅电极的间隔，并且能增大其宽度。

作为其他构成，还可采用仅在源极区域的长度方向中间部的规定位置(例如中央部)设置接触孔的构成。

优选在所述源极区域的长度方向隔开间隔地配置有多个所述接触孔。根据该构成，可使源极区域与源电极之间的电连接更可靠。并且，由于在接触孔间的区域中，可在保持足够的栅电极宽度的情况下减小邻接栅电极间的间隔，因此，可在不牺牲栅极电阻的情况下实现栅极宽度的增大化。