[发明专利]使用冗余线路以增加超大规模集成电路布图的产率和可靠性

说明书

技术领域

本发明涉及集成电路，更具体地，涉及在布线的超大规模集成电路(VLSI)设计中增加冗余以提高电路可靠性的方法。

背景技术

随着超大规模集成电路(VLSI)物理尺寸的持续下降，变得越来越难于可靠地制造这样的集成电路。随着特征的宽度和特征之间的间隔变得越来越小，VLSI设计对随机缺陷的敏感性增加。另外，尤其不希望单通路(via)的存在(即通过单通路的层间连接器)。从随机缺陷产率的角度，因为位于单通路上的点缺陷产生开路，所以单通路尤其会引起芯片故障。从系统产率的角度，如果通路难于在给定的工艺中制造，则制造不良的单通路可以引起电路开路或高电阻的连接，这可能引起由于时序原因的电路故障。新的制造工艺尤其对通路所产生的问题敏感。

一种增加VLSI布图中通路连接质量的技术是通过添加冗余通路，其作为布线步骤的一部分，或者作为单独的后-布线步骤。于2000年2月15日授予Darden等人的美国专利No.6,026,224(通过引用的方式结合于此)公开了通过使用局部搜索从而在一或两个金属平面内相邻于单通路的布线轨道内发现自由空间从而在金属平面之间添加冗余通路的插入冗余通路的后-布线方法。其它形成冗余通路的方法可以将相邻于单通路的线路推开从而在相邻线路轨道内产生空间，在该空间中可以添加冗余通路。Kahng等，ICCAD2002(通过引用的方式结合于此)发表了一种用于对VLSI设计添加非树状布线从而提高产率和可靠性的技术。但是，因为现存的单通路位于其中没有自由空间，也无法形成自由空间的拥挤区域内，所以这些标准的方法经常不能添加冗余的通路。

发明内容

本发明提供了一种通过使用现有的布线器技术(例如布线程序)增加层间连接器(即通路)和层内连接器(例如线段)的冗余而减少对于制造缺陷的设计敏感性并且增加集成电路的可靠性的自动方法，以便提高电路可靠性和产率。一旦初始布线完成，则确定单通路(即用于制造层间连接的单通路)。然后，选择并且临时关闭(block)特定的单通路。具体地，在布线程序中标记所选择的单通路对于连接第一元件(例如配线、管脚、器件等)至第二元件(例如配线、管脚、器件等)是不可用的。所述单通路还优选被编码为“必须保持”，使得布线程序将不去除初始的单通路以便形成另一路径。然后，现存的布线程序确定第一和第二元件之间连接的可以获得的替换的线路并且在此插入第二路径。第二路径包括从第一元件延伸到第二元件的回路并且包括至少一附加的通路和一附加层内连接器(例如线段)。一旦插入第二路径，则开启单通路。因而，第一元件和第二元件通过第一和第二路径(即冗余路径)而连接。对于每个被确定的单通路重复该工艺。这些冗余的路径用于减少集成电路对于可以由单通路内潜在关闭所引起的制造缺陷的敏感性。

应当注意本发明无需限于在集成电路内的配线层。对于形成器件(例如晶体管)的层的非冗余连接也可以使用在此描述的技术处理。

可以对插入第二路径的工艺设置限制。例如，一个限制可以是如果第二路径位于由第一路径所使用的金属层内或那些金属层之间，才插入第二路径。另一限制可以是如果第二路径在距单通路的预定距离内和/或在距所述单通孔的另一预定距离之外才可以插入第二路径。又一限制可以是当插入第二路径时，必须保持所有预先存在的冗余通路。另外，可以进行成本-收益分析从而确定插入第二路径的收益是否超过与插入第二路径相关的成本。插入冗余路径(即第二路径)通过减小集成电路内开路故障临界区域(例如在集成电路配线内)而减小了出现开路故障的几率，但是也通过增加在集成电路内(例如在集成电路布线内)的短路故障临界区域而增加了出现随机短路故障的几率。为了进行成本-收益分析，估计了避免在单通路内的潜在关闭所引起的缺陷和减小开路故障临界区域的收益值。所述收益值通过测量由第二路径产生的冗余长度、通过从开路故障临界区域中减去冗余长度、并且通过施加制造工艺的预定缺陷密度矢量而估计。还估计增加短路故障临界区域的成本值。成本值通过测量第二路径的线段和预先存在的线段之间的邻接长度，通过将邻接长度与短路临界区域相加，并且通过施加制造工艺的预定缺陷密度矢量而估计。成本值与收益值对比，并且如果收益超过成本才插入第二路径。