[发明专利]用于减少时间数据浮动延迟和外部存储器写入期间系统不活动性的方法和设备

权利要求书

1.一种用于减少集成电路中的不活动周期的系统，所述集成电路通过外部数据总线耦合到外部外围设备，所述集成电路具有处理器、通过内部数据总线耦合到所述处理器的地址解码器，所述系统包括：

外部总线电路，其耦合到所述内部数据总线和所述外部数据总线，所述外部总线电路经配置以从所述处理器接收请求数据的读取信号且作为响应产生等待信号直到来自所述外部外围设备的数据在所述内部数据总线上可用为止，所述等待信号指示所述外部和内部数据总线均不可用于其它用途，且在所述处理器接收到来自所述内部数据总线的数据后，所述外部总线电路停止产生所述等待信号并产生忙碌信号，所述忙碌信号指示所述内部数据总线可用且所述外部数据总线不可用于其它用途。

2.如权利要求1所述的系统，所述外部总线电路进一步经配置以在所述外部数据总线正浮动时产生所述忙碌信号。

3.如权利要求1所述的系统，其中所述外部总线电路进一步经配置以接收请求存取的写入信号以在所述外部外围设备中写入数据，且作为响应产生所述忙碌信号直到所述外部外围设备可用于接收数据为止，且在所述处理器已通过所述外部数据总线接收到对所述外围设备的存取之后，所述外部总线电路停止产生所述忙碌信号。

4.如权利要求1所述的系统，其进一步包括：

逻辑门，其耦合到所述地址解码器和所述外部总线电路，所述逻辑门经配置以从所述外部总线电路接收所述等待信号，如果所述处理器请求位于所述外部外围设备中的地址，则所述地址解码器进一步经配置以向所述逻辑门传输保持信号，所述保持信号指示所述外部数据总线不可用，所述逻辑门经配置以向所述处理器传输所述等待信号或保持信号。

5.如权利要求3所述的系统，其进一步包括：

逻辑门，其耦合到所述地址解码器和所述外部总线电路，所述逻辑门经配置以从所述外部总线电路接收所述等待信号，如果所述处理器请求位于所述外部外围设备中的地址且所述地址解码器接收到所述忙碌信号，则所述地址解码器进一步经配置以向所述逻辑门传输保持信号，所述保持信号指示所述外部数据总线不可用，所述逻辑门经配置以向所述处理器传输所述等待信号或保持信号。

6.如权利要求5所述的系统，其中所述外部外围设备为外部存储器。

7.如权利要求6所述的系统，其中所述外部总线电路为静态随机存取存储器(SRAM)控制器。

8.如权利要求6所述的系统，其中所述外部总线电路为快闪存储器控制器。

9.如权利要求6所述的系统，其中所述外部总线电路为突发式快闪存储器控制器。

10.如权利要求6所述的系统，其中所述外部总线电路为同步动态随机存取存储器(SDRAM)控制器。

11.如权利要求6所述的系统，其中所述外部总线电路为双倍数据速率存储器控制器。

12.如权利要求6所述的系统，其中所述外部总线电路为等待时间减少的动态随机存取存储器(RAM)控制器。

13.一种用于减少集成电路中的不活动周期的系统，所述集成电路通过外部数据总线耦合到外部外围设备，所述集成电路具有处理器、通过内部数据总线耦合到所述处理器的地址解码器，所述系统包括：

外部总线电路，其耦合到所述内部数据总线和所述外部数据总线，所述外部总线电路经配置以接收请求存取所述外部外围设备的写入信号且作为响应产生等待信号直到数据在所述外部总线电路中可用为止，所述等待信号指示所述内部总线和外部总线电路均不可用，并产生忙碌信号直到所述外部外围设备在所述外部数据总线上可用为止，所述忙碌信号指示所述内部数据总线可用且所述外部数据总线不可用于其它用途。

14.如权利要求13所述的系统，其进一步包括：

逻辑门，其耦合到所述地址解码器和所述外部总线电路，所述逻辑门经配置以从所述外部总线电路接收所述等待信号，如果所述处理器请求位于所述外部外围设备中的地址且所述地址解码器接收到所述忙碌信号，则所述地址解码器进一步经配置以向所述逻辑门传输保持信号，所述保持信号指示所述外部数据总线不可用，所述逻辑门经配置以向所述处理器传输所述等待信号或保持信号。