[发明专利]基于差错的电源调节

权利要求书

1.一种芯片，包括：

CPU，包括：

高速缓存电路，具有多个存储单元，所述高速缓存电路提供指示来自所述高速缓存的单元差错的差错信号；

电源调节器电路，与所述高速缓存电路耦合以对它供电；以及

差错处理电路，与所述电源调节器耦合，以根据所述差错信号来控制提供给所述高速缓存电路的功率。

2.如权利要求1所述的芯片，其特征在于，所述差错信号包括误码率信号。

3.如权利要求1所述的芯片，其特征在于，所述电源调节器电路将为所述高速缓存提供电压源。

4.如权利要求1所述的芯片，其特征在于，所述差错处理电路与所述高速缓存耦合，以接收所述差错信号。

5.如权利要求1所述的芯片，其特征在于，如果所述差错信号指示发生过多差错，则使所述差错处理电路将待提供的所述功率递增。

6.如权利要求5所述的芯片，其特征在于，如果所述差错信号指示以过大比率来纠正比特，则使所述差错处理电路将待提供的所述功率递增。

7.如权利要求1所述的芯片，其特征在于，所述CPU包括差错日志，所述差错日志与所述高速缓存耦合以接收所述差错信号，以及与所述差错处理电路耦合以为其提供唯一的已纠正单元的计数。

8.一种方法，包括：

监测来自与CPU相关联的高速缓存的差错信息；以及

根据所监测的差错信息来控制所述CPU的电源电平。

9.如权利要求8所述的方法，其特征在于，所述电源电平包括电源电压。

10.如权利要求8所述的方法，其特征在于，所述差错信息包括误码率信息。

11.如权利要求10所述的方法，其特征在于，控制所述电源电平的动作包括在所述差错信息指示过大差错率时增加所述电源电平。

12.如权利要求11所述的方法，其特征在于，控制所述电源电平的动作包括在所述差错信息指示不足差错率时减小所述电源电平。

13.如权利要求8所述的方法，其特征在于，所述差错信息包括唯一的错误比特位置的计数。

14.如权利要求8所述的方法，其特征在于，所述差错信息包括唯一的再发生错误比特位置的计数。

15.一种电路，包括：

高速缓存电路，具有多个存储单元，所述高速缓存电路提供指示错误比特的位置的差错信号；

电源调节器电路，与所述高速缓存电路耦合以对它供电；

差错处理电路，与所述电源调节器耦合，以控制待提供给所述高速缓存电路的功率；以及

差错日志电路，与所述高速缓存耦合以接收所述差错信号，以及与所述差错处理电路耦合以为其提供唯一的错误比特位置的计数，所述差错处理电路根据所述计数来控制待提供给所述高速缓存的功率。

16.如权利要求15所述的电路，其特征在于，所述电源调节器电路将为所述高速缓存提供电压源。

17.如权利要求15所述的电路，其特征在于，使所述差错处理电路在等待预定时间量之后检查所述计数。

18.如权利要求17所述的电路，其特征在于，待提供的所述功率是具有关联的最小防护频带电平的动态电压源，其中，所述差错处理电路在所述计数过高时递增所述防护频带电平。

19.如权利要求15所述的电路，其特征在于，错误比特表示已纠正的比特。

20.如权利要求19所述的电路，其特征在于，已纠正的比特位置仅在它们不止一次出故障时才被记录。

21.一种计算机系统，包括：

(a)CPU，包括：具有多个存储单元的高速缓存电路，所述高速缓存电路提供指示来自所述高速缓存的单元差错的差错信号；电源调节器电路，与所述高速缓存电路耦合，以对其供电；以及差错处理电路，与所述电源调节器耦合，以根据所述差错信号来控制待提供给所述高速缓存电路的功率；以及

(b)包括天线的无线接口，与所述微处理器耦合，以在通信上将所述CPU与网络链接。