[发明专利]具有对目的点的最小化距离的曼哈顿路由

说明书

技术领域

本发明大致系有关于路由或安排路径(routing)技术，且详而言之，有关于以最小化曼哈顿距离安排诸点至中心点的路径，例如在集成电路布线(wiring)的应用。

背景技术

诸如根据几何比对(matching)算法或中心加权算法的习知技术的路由系统努力使对复数个点的每个点的各自延迟相等化。这样相等化的延迟有利于使信号抵达每个点的偏差(skew)最小化。

图1A显示具有复数个点P1、P2、P3与P4的集成电路102，接收例如时脉信号的共同信号。这些点P1、P2、P3与P4指出在集成电路102的输入共同时脉信号的节点的位置。

参考图1B，在几何比对算法中，第一线段(segment)104是绘在两个最接近的点P1与P2之间，且第二线段106是绘在两个最接近的点P3与P4间。另外，第三线段是绘在线段104与106的中点间之间。

这些线段104、106与108指出在点P1、P2、P3与P4之间的布线。沿着第三线段108将共同信号接至点110以造成从点110至点P1、P2、P3与P4的每个点的延迟是相等的。例如，若线段104与106的长度是相同的，则点110就是线段108的中间点。否则，沿着线段110的长度调整点110的位置直到从点110沿着线段110至线段104与106中的一者的距离对点P1、P2、P3与P4的每个点是相同的。

结果，若共同信号在点110被输入，则共同信号以相等化的延迟及因而最小化的偏差抵达点P1、P2、P3与P4的每个点。诸如几何比对算法或中心加权算法的习知技术的路由系统努力使对集成电路的诸点的布线距离相等化，但却没有努力使对集成电路的诸点的布线长度最小化。然而，在一些集成电路中，最小化布线长度可能是重要的。例如，对最小化集成电路的区域、复杂度与信号延迟，最小化布线长度可能是重要的。

发明内容

因此，根据本发明的观点，以最小化距离安排复数个点至中心点的路径。

在本发明的一般观点中，将上述点分组为配置在具有上述点中的至少一者的至少一个象限的每个象限内的各自集合。此外，以曼哈顿路由的方式安排每个点至任何其它具有最小曼哈顿距离的点的路径，从而产生在包括至少一个上述点的象限中的至少一个最初端点(initial endpoint)，上述最小曼哈顿距离是在由每个点与中心点定义的矩形内。

在本发明的进一步观点中，将在象限中的上述至少一个最初端点一起以曼哈顿路由的方式安排路径，从而产生最接近中心点的最终端点(final end point)。

在本发明的一个实施例中，对于每个象限进行这样的步骤，以用于决定具有上述点中的至少一者的每个象限的各自最终端点。例如，对于上述至少一个象限的每个象限并行执行这样的步骤。

在本发明的额外观点中，以曼哈顿路由的方式安排每个各自最终端点至中心点的路径。

在本发明的进一步实施例中，决定最小化路由距离，以用于一起安排在象限中的上述至少一个最初端点的路径及用于安排每个各自的最终端点至中心点的路径。

在本发明的一个实施例中，使用数据处理器与存储装置以使决定上述点至中心点的路由的这样的程序自动化。

可对集成电路的布线使用本发明是有特别的优点。在这个情况下，每个点是集成电路的各自节点，而中心点是集成电路的信号源信号源的位置。然而，本发明也可使用在其它希望以最小化距离安排诸点至中心点的路径的应用。

藉由考虑以附加图式所提出的本发明的下列详细描述可更加了解本发明的这些与其它特征与优点。

附图说明

图1A与图1B系根据习知技术，说明用于以相等化的延迟耦合共同信号至复数个点的几何比对算法；

图2系根据本发明的实施例，显示包含数据处理器的计算机系统，上述数据处理器进行用于以最小化距离安排复数个点至中心点的路径的步骤；

图3系根据本发明的实施例，显示藉由第2图的数据处理器进行的步骤的流程图；以及

图4、5、6、7、8与9系根据本发明的实施例，说明在图3的流程图的诸步骤期间，复数个点彼此间与最终至中心点的增加路由。

在本文中参考的图式是为了说明清楚而绘制，而非必要地按比例绘制。在图1、2、3、4、5、6、7、8与9中具有相同组件符号的组件是指具有相似结构与功能的组件。

具体实施方式

参考图2，根据本发明的实施例，计算机系统202包含存储装置204与数据处理器206，用于进行路由程序。在计算机系统中的存储装置与数据处理器分别是此电子技艺中具有一般知识者所熟知的。