[发明专利]用于PCI EXPRESS设备的并行数据完整性校验的方法

说明书

技术领域

本发明涉及高速串行总线上的分组传输，更具体地，涉及减少PCIExpress总线中的分组传输的时延。

背景技术

外围组件互连(PCI)express总线是最近开发的用于在计算机系统和其它电子设备中传输数据的高速互连。之前已有的PCI总线(包括PCI2.2或PCI-X)不能满足当前的处理器所需要的日益增长的I/O带宽。PCI Express致力于解决当前的软件应用(例如在平台硬件和I/O子系统上的视频点播和音频重分发)所提出的高需求。

此外，由于PCI Express不是以设定的速率来对所有数据进行路由的单个并行数据总线，因此PCI Express与先前的PCI总线不同。相反地，PCI Express是串行、点对点线接、分别计时的“通道”，每个通道包括两对用于传送数据上行流和下行流的数据线路。该双向串行连接以分组的方式来传输数据。该分组具有PCI Express1.0a规范中记载的预定义的类型和结构。

PCI Express体系结构还包括三个协议层。在每层中执行PCIExpress分组处理中的指定任务。这三层包括事务层(transaction layer)、数据链路层和物理层。第一层是物理层，其中执行去往和来自串行比特流的符号的编码和解码。通过将成帧符号前加(pre-pending)和追加(appending)到从数据链路层接收的分组来完成该过程。在物理层中使用该附加的数据，以计算通过串行链路所传输的数据。

第二层包括数据链路层，其中处理更高级的功能和数据完整性。在数据链路层中，在发送每个分组之前将附加的信息前加和追加到该分组，并在接收该数据时对该数据进行检验。该信息包括循环冗余校验(CRC)和序列号。CRC用于对已经发生的任何比特误差进行检测，而序列号指示了所发送的分组的顺序，以允许不丢失分组的检验。

在典型的PCI Express总线中，可以在接收到数据链路层中的分组的报头的前两个字节时，检验该分组的序列号；然而，由于使用事务层分组的全部字节来计算CRC值，因此直到接收了整个分组时才能对CRC进行校验。一旦接收了整个分组，则将所计算的CRC与当前在分组中的CRC进行比较。如果CRC相匹配且序列号是下个期望的序列号，则无差错地接收了该分组。然后将该分组转发至事务层用于附加的检验。

PCI Express体系结构的第三层包括事务层。在事务层中执行对分组的编码和解码。在从数据链路层接收到分组时，对分组本身执行附加的更高级的校验。校验包括针对有效或允许的分组类型、适当的处理类别、以及适当长度编码的多个校验。传统地，在事务层中，在将分组转发给主机设备之前对分组格式进行检验。在这种方法中，对整个分组进行缓冲，以检验实际分组长度与分组报头中编码的长度是否匹配，以及分组报头的摘要(digest)字段是否对应于分组尾部的摘要。

上述用于接收分组的协议的一个局限性是，在数据链路层中完全地缓冲每个分组，以执行CRC校验，并且在事务层中完全地缓冲每个分组，以执行长度校验。因此，由此引起的这里所述的事务层和数据链路层中的分组时延至少是对整个分组进行缓冲所需要的时间的两倍。另外的缺点是，上文所描述的方法利用了两个缓冲器，每个缓冲器具有至少足够用于针对数据链路层和事务层中的每一层的可接受的最大分组尺寸的存储器，这导致了设计的尺寸和成本的增加。

在作者为Amagai等的加拿大专利申请CA 2283999A1中讨论了一种减少分组处理的时延的方法。其中所讨论的分组处理方法公开了一种用于通过多个层来交换分组的方法，其中将每个分组中与第二层和第三层相关的部分存储在多端口共享存储器中。然后通过第二层和第三层中的每一层以无干扰的方式来访问多端口共享存储器。遗憾的是，上述方法具有包括使用多端口RAM的复杂度和开销的局限性。

提供一种用于在支持减少的时延的PCI Express总线中对分组进行接收和差错校验的方法将是有益的。

发明内容

本发明有益地提供了一种在高速串行接口中处理分组的方法，包括：在多个层中的第一层处接收分组，其中所述第一层包括所述高速串行接口的链路；通过所述多个层处理所述分组；以及并行于与所述多个层中的一个层相关的分组差错校验，执行与所述多个层中的另一层相关的分组差错校验。