[发明专利]用于等离子氮化栅极介电层的氮化后二阶段退火的方法

说明书

技术领域

本发明的实施例涉及半导体制造的领域，特别是一种利用等离子氮化及等离子氮化后的二阶段退火(PNA)制程而形成一氮氧化硅(SiO_xN_y)栅极介电层，并将其并入栅极堆迭(gate stack)的方法。

背景技术

集成电路是由数百万个主动及被动装置所组成，而这些主动及被动装置是作为基础构件，例如：电晶体、电容器及电阻器。电晶体通常包括源极(source)、漏极(drain)以及栅极堆迭，而栅极堆迭的组成是于基板(硅)上方形成一介电层(通常为二氧化硅；SiO₂)，且介电层上覆盖有一电极(如：多晶硅)。

随着集成电路及其上方的电晶体的尺寸日益减小，用以增加电晶体速度的栅极驱动电流亦已增加。由于驱动电流随着栅极电容的增加而增加，且电容与栅极介电层的厚度成反比，因此降低栅极介电层厚度为增加驱动电流的一种方法。

已尝试将二氧化硅栅极介电层的厚度降低至低于20(埃)，然而，却发现使用厚度低于20的薄二氧化硅栅极介电层会造成栅极效能及耐久性的不良效应。举例来说，硼掺杂(boron doped)的栅极电极中的硼会渗透通过薄二氧化硅栅极介电层而至下方的硅基板；另外，在薄介电层存在下，通常亦出现栅极漏电流(gate leakage)升高的情形，亦称的为穿隧(tunneling)，因而增加了栅极所消耗的电量。二氧化硅栅极介电层容易受到热载子伤害(hot carrier damage)的影响，移动穿过介电层的高能载子则会伤害或破坏栅极。二氧化硅栅极介电层亦容易受到负偏压温度不稳定性(NBTI)所影响，其中临界电压或驱动电流则随着栅极的操作过程而漂移。

因此，需要一种替代的栅极介电层材料，不但可使用够厚的实际厚度而降低漏电流密度，亦能提供高栅极电容。为了达到上述目的，替代的栅极介电层材料所具有的介电常数需高于二氧化硅的介电常数。一般来说，上述的替代的栅极介电质材料层的厚度是以等效氧化层厚度(EOT)来表示，因此，若一特定电容器中的一替代栅极介电层的EOT等于该替代栅极介电层具有的厚度，则栅极介电层的介电常数亦即为二氧化硅的介电常数。

已针对薄二氧化硅栅极介电层的问题提出一方法来解决的，亦即将氮并入二氧化硅层中以形成氮氧化硅(SiO_xN_y)栅极介电层。将氮并入二氧化硅层阻绝硼渗透至下方的硅基板中，并提高了栅极介电层的介电常数，进而允许使用较厚的介电层。

自0.2μm至0.13μm的装置世代，使用热生长(thermally grown)氮氧化硅而作为栅极介电层已有数年的时间。当装置技术由0.2μm进展至0.1μm，栅极氧化层则由＞25变薄为＜12。为了阻绝硼并降低栅极漏电流的情形，则将薄膜中氮的含量由25氮氧化硅层含＜3％增加至12氮氧化硅层含5～10％。当使用一氧化氮(NO)以及二氧化氮(N₂O)以形成氮氧化硅栅极介电层时，氮并入介电薄膜而氮氧化物亦同时生成，因此氮是均匀地分布在薄膜中。若一氧化氮以及氧化亚氮是用于在一升温状态下对一既存的二氧化硅层进行退火以形成氮氧化硅，则氮的并入是藉由在硅基板/氧化层介面形成SiON。后述实例的氮含量(＜2％)低于前述实例的氮含量(4～5％)。

近年来，等离子氮化(PN)是用以氮化(将氮并入)栅极氧化层，此技术于多晶硅栅极/氧化层介面获得高氮含量，而预防硼渗透至氧化物介电层中。同时，于等离子氮化制程中，氧化物介电层的主体掺杂些许未解离氮，藉此减少起始氧化层的等效氧化层厚度(EOT)。此允许在相同的EOT下，相对于传统热制程而可达到较佳的栅极漏电流降低情形。如何将介电层的EOT限定于＜12范围，并保存良好的通道迁移率(channel mobility)及驱动电流(Idsat；饱和电流)已成为工业上的一大挑战。

于高温下进行的氮氧化硅的氮化后的退火(PNA)制程为一于EOT增加的情况下而改善跨导(peak transconductance；其取代通道迁移率)的消耗的方法，此结果证实于美国专利申请第2004/0175961号，申请日为2004年3月4日，专利名称为「Two-Step Post Nitridation Annealing ForLower EOT Plasma Nitrided Gate Dielectrics」，其是受让给应用材料公司(Applied Materials，Inc.)，于此处将其并入以作为参考，并不与本发明呈现冲突。