[发明专利]GPS处理装置

说明书

技术领域

本发明涉及软件GPS，具体地说，涉及一种软件GPS处理装置，其包括用于接收GPS信号样本流的FIFO缓冲器、存储器、用于从FIFO缓冲器向所述存储器传送GPS信号样本的DMA控制器，运行GPS信号处理软件的CPU，所述GPS信号处理软件被配置用于从所述存储器读出GPS信号样本和对它们进行处理以便获得定位。

本发明还涉及一种相应的GPS接收器前端，其包括GPS天线和GPS RF前端，所述GPS RF前端包括用于对接收的GPS信号进行采样的模-数转换器和用于输出GPS信号样本流的处理装置。

背景技术

图1示意地表示软件GPS的传统实施方案。所述GPS RF前端11通过其天线接收NAVSTAR SPS GPS信号并典型地通过无源带通滤波对它们进行预处理以便进行带外射频干扰最小化、前置放大、下变换至中频(IF)和模数转换的处理。所产生的GPS信号样本连同相应的采样时钟信号一起被从前端流传送(stream)至微处理器12。

所述GPS信号样本数据被记录和存储在系统存储器13中用于CPU进行随后的处理。这典型地是通过使GPS信号样本流入到许多微处理器均具备的同步串行端口14而进行的。所述同步串行端口将所述数据反序列化(de-serializes)成字，例如典型的16位字，所述字被传到先进/先出(FIFO)缓存器15中。直接存储器存取(DMA)控制器16被配置用于从FIFO提取数据并将它存储在系统存储器中，当FIFO累积了一定数量的字时，通过来自所述FIFO的请求信号会触发所述DMA控制器16。DMA传送可通过存储在存储器中的描述符控制，所述描述符用于指定数据源和目的地址、以及要传送的数据的长度。通过将描述符共同连成一个环，则没有CPU介入也能够在一个环形缓冲器中获取所述数据，这在资源相对有限的便携式系统中是一个优点。

在CPU 17上运行的软件能够读取DMA控制器的状态以确定在所述环形缓冲器中有多少可用于处理的数据。通过监视已经将所述环形缓冲器填充了多少次，还可以在任何时刻保存已记录数据量的累积计数，由此保存由存储器中的给定样本表示的时间点。该信息对于成功的GPS解码是关键的。

然而，当微处理器时钟速度被改变时将会发生问题。这在便携式系统中可能会频繁发生，因为时钟速度与当前处理要求相匹配以便节能。在时钟速度改变期间，内部系统总线上的包括DMA传送的活动可被停止100微秒以上，以便使集成锁相环(PLL)在所述新的频率下保持稳定。所述SSP将在这期间继续接收数据并将它存储在FIFO中，但是因为没有从所述FIFO除去数据，所以最终将溢出并且将丢失数据。此外将不能发现丢失了多少数据，因此累计的样本数将变得无效。在此情况中，所述GPS解码软件可能必须使用与其刚被启动时相同的算法重新开始，从而会花费若干秒来获得一个新的定位。

发明内容

根据本发明，前述类型的软件GPS处理装置装备有独立于DMA控制器操作的计数器和用于对流传送的GPS信号样本的数量进行持续计数的CPU。

这种装置保证在数据传输中断之后能够恢复累计的样本数，并且因为由于GPS解码算法的性质而不需要恢复所有数据，所以利用那些可用的数据即可确定即时定位，而不必重新开始解码过程。

附图说明

图1示意地表示如上所述的软件GPS的传统实施方案。

图2示意地表示根据本发明的软件GPS的实施方案。

具体实施方式

参考图2，其示出了根据本发明的软件GPS的实施方案，与图1中所示的传统实施方案比较，根据本发明的软件GPS具有一个修改的结构。

具体地，一个4位计数器与所述GPS RF前端11连接以便在所述GPS RF前端的每个时钟周期递增。所述计数器是一个每16时钟周期产生一个执行信号的普通逻辑器件。所述执行信号与SSP的帧输入端连接。所述帧输入在所述数据流中定义了一个字边界，并且在图1的实施方案中将是通过SSP内部产生的。

所述帧输入信号还连接至一个集成在微处理器外部的32位计数器。典型地这可以使用计数器时钟源的软件配置实现，但也可以通过使所述帧信号向外连接至一个专用计数器的输入引脚来实现。

所述计数器在DMA传送中断期间将继续运行，并且该计数器可以被软件读取以便确定接收的数据的累计总数。