[发明专利]半导体衬底及其制造方法

说明书

技术领域

本发明涉及半导体衬底以及制造这种半导体衬底的方法。它们可应用于可实现小型化设计的各种应用中。因此光学检测器如光电二极管例如可布置在根据本发明的半导体衬底上，并以导电形式被接触，使得它们各自的测量信号提供至电子评价手段并且检测的图像信号的成像也是可能的。特别地，可增加传感器和其它元件在载体上的排列密度，使得光学检测器可获得更高的分辨率。在这种情况下，可利用整个表面，且传感器元件之间或还有电可控制元件/执行器(例如LEDs)之间的间隙或间隔可以最小化，至少相对于已知解决方案大大地减少。而且为这种元件在正面上布置提供更高的灵活性。

背景技术

在半导体衬底例如硅晶片上经常形成这样的排列或阵列。这种矩阵的各个元件首先通过需要相应的场所/空间的表面配线导向外部布置点(outer margin)并且引线接合于此。

为了对付这种缺点，已经进行了尝试以形成穿过半导体衬底的小型化形式的导电连接，即所谓的贯穿晶片互连(through waferinterconnection，TWI)。

在US 6,815,827 B2中描述了这种可能性。在这种情况下，硅衬底应该从正面和从后面加工。在第一步中，通过蚀刻过程在半导体衬底的正面上形成沟槽结构以获得导电连接和绝缘。在表面中蚀刻几微米的低的深度。随后，为正面提供同时形成在凹陷中的介电层。

然后利用材料填充以此方式涂覆的凹陷。由此在该表面上形成接触元件。

随后，可平坦化后面，并且同样地，可通过蚀刻到半导体衬底中从半导体衬底的后面形成另外的凹陷，所述凹陷与从正面形成的凹陷连通。布置在凹陷内的半导体衬底的部分与形成闭环结构并完全包围一定区域的凹陷电绝缘。半导体衬底向内布置的部分形成穿过所述半导体衬底的导电连接并可在其后面设置有接触元件。

由于半导体衬底必须经历两次蚀刻过程，因此该程序特别复杂和/或昂贵。

然而，进一步的主要缺点在于由此不能够提供在CMOS工艺中完整地进行生产的可能性。

在后面中保留没有完全被填充的开口。这也对利用真空操控器的操控中具有不利的影响。

通过从正面和从后面蚀刻到半导体衬底中的凹陷的不同间隔尺寸降低了机械强度，特别是在具有实际大的力和加速中的使用是非常受限制。

发明内容

因此本发明的目的是提供能够更成本有效地生产的半导体衬底，利用该半导体衬底能实现高排列密度以及良好的导电性和封闭的表面。

通过根据本发明的具有权利要求1的特征的半导体衬底可实现该目的。可使用根据权利要求10的方法来制造它们。

本发明有利的方面和进一步的改进可利用在从属权利要求中所述的特征实现。

硅衬底(Si晶片)可用于制造根据本发明半导体衬底，例如，该衬底可具有足够大的厚度，例如最高为约1000μm或者也可低于该厚度。可在同时考虑完成加工的半导体衬底所期望的厚度的情况下做出选择。这样的衬底由此可以以标准尺寸使用并可被加工至任意期望的目标厚度，该目标厚度可达到并进入非常小的厚度。

从正面开始，利用掩模，通过蚀刻例如干蚀刻形成至少两个具有最小深度为例如200μm的凹陷，所述凹陷具有至少与正面表面实际正交对准的内壁或从正面开始圆锥状地连续逐渐变小并近似地形成“盲孔”。在这种情况下，所述凹陷的内壁通常没有阶梯，使得在凹陷的整个深度上观察不到间隙尺寸的急剧变化。至少一个凹陷布置在所述另一个凹陷内部并被其完全包围。

然后进一步加工以此方式制造的半导体衬底，使得在正面上形成电绝缘涂层，该电绝缘涂层也在表面上即在凹陷的内壁上形成。该涂层可以是氧化物层，优选热形成的氧化硅层。

然后用导电材料完全填充凹陷。所述一个向内布置的凹陷或还有多个向内布置的凹陷可用例如掺杂的多晶硅填充，并可由此在完成之后由于增加的导电性而形成穿过半导体衬底的导电连接。

包围所述一个向内布置的凹陷或所有向内布置的多个凹陷、然后在完成加工的元件处形成绝缘体的外部凹陷可用电绝缘材料填充，但是出于简化的原因同样可用掺杂多晶硅来填充。在后者的情况下，通过在该凹陷的内壁的电绝缘涂层实现绝缘效果。

完全填充凹陷并任选地平坦化该凹陷之后，可利用必须存在的用于填充向内布置的凹陷的导电连接来进一步加工正面。

然后可在加工中在正面形成电结构，优选CMOS电路，所述CMOS电路结构表示一个或更多个传感器和/或电可控制元件(3)。