[发明专利]用于形成光刻工艺的焦点曝光模型的系统和方法有效

专利信息
申请号: 200680029512.4 申请日: 2006-08-02
公开(公告)号: CN101258498A 公开(公告)日: 2008-09-03
发明(设计)人: 叶军;曹宇;陈洛祁;刘华玉 申请(专利权)人: 睿初科技公司
主分类号: G06F17/50 分类号: G06F17/50
代理公司: 中科专利商标代理有限责任公司 代理人: 王波波
地址: 美国加利*** 国省代码: 美国;US
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摘要:
搜索关键词: 用于 形成 光刻 工艺 焦点 曝光 模型 系统 方法
【说明书】:

交叉引用

本申请要求发明名称为“Methodology of Unified,Through-ProcessWindow Lithography Modeling”的美国临时专利申请No.60/706,144的优先权,所述相关申请的主题以引用的方式整体并入本文中。

技术领域

本发明主要涉及光学光刻,而更具体地涉及形成光刻工艺的焦点曝光模型。

背景技术

集成电路工业从一开始就通过以更低的成本驱动增长的器件功能而维持了很高的成长速率。如今,上升沿器件仅仅以一部分成本提供曾经占据整个空间的计算机的计算功能。今天的许多低成本的消费类装置包括仅仅在几年前还无法以任何成本实现的功能,例如视频手机、超便携式媒体播放器以及无线或超宽带互联网装置。这种增长的主要能动因素之一是光学光刻工艺能稳定地减小最小特征尺寸的能力,所述最小特征尺寸可以作为集成电路图案的一部分被图案化。这种在每个电路上印刷更多特征的同时使特征尺寸和成本稳步降低的情形通常被称为“摩尔定律”或光刻“路线图(roadmap)”。

光刻工艺涉及在掩模或掩模版上形成母图像,然后将该图案忠实地复制到器件晶片上。在设计规范内母图案被成功复制的次数越多,每个成品器件或“芯片”的成本就越低。直到最近,除掩模水平面的图案可能比晶片水平面的图案大几倍之外,掩模图案已经与晶片水平面的所需图案完全相同。该缩放因子之后在晶片曝光过程中通过曝光工具的缩减比例而被修正。掩模图案典型地通过将光吸收材料在石英或其他透射式衬底上淀积和形成图案而被形成。然后,所述掩模被置于称为“步进机”或“扫描器”的曝光工具中,在所述曝光工具中,具有特定曝光波长的光通过掩模被引导到器件晶片上。光透射通过掩模的透明区段,并在被吸收层覆盖的区段上以所期望的量(通常在90%和100%之间)被衰减。通过掩模的一些区域的光也可以以所需的相位角(典型地为180度的整分数)产生相移。在被曝光工具收集之后,得到的空间图像图案被聚焦到器件晶片上。沉积在晶片表面上的光敏感材料与光相互作用,以在晶片上形成所需的图案,且然后,所述图案被转移到晶片上的下层中,以根据公知的过程形成功能性的电子电路。

近年来,被图案化的特征尺寸已经明显地小于用于转移图案的光的波长。这种趋于“亚波长光刻”的趋势已经导致在光刻工艺中维持足够的工艺裕量变得越来越困难。随着特征尺寸与波长的比例的降低,由掩模和曝光工具形成的空间图像丧失了对比度和锐度。所述比例由k1因子量化,被定义为曝光工具的数值孔径乘以最小特征尺寸,再被波长除。锐度的丧失或图像模糊可以由空间图像在用于在抗蚀剂中形成图像的阈值处的斜率量化,度量称为“边沿斜率”或“归一化图像对数斜率”(经常简写为“NILS”)。在对于经济地生产可变数量的功能性器件能够进行足够控制的情况下,NILS值越小,将图像忠实地复制到大量器件图案上就越困难。成功的“低k1光刻”过程的目标是在k1值降低的情况下也能够维持最高NILS,由此能够实现所得过程的制造能力。

用于在低k1光刻中增加NILS的新方法已经导致在掩模上的母图案,所述母图案与最终的晶片水平面上的图案不完全相同。掩模图案经常在图案尺寸作为图案密度或间距的函数的情况下被调整。其他技术涉及在掩模图案(“衬线”、“锤头”或其他图案)上额外增加或减少拐角,甚至涉及将不会在晶片上复制的几何尺寸被增加。为了提高所需特征的印刷性能,这些非印刷的“辅助特征”可以包括用于改变背景光强(“灰度”)的散布条纹、孔、环、棋盘或“斑马条纹”以及在文献中记载的其他结构。所有这些方法经常被统称为“光学邻近校正”或“OPC”。

掩模也可以通过增加相移区域来变更,所述相移区域可以或不可以被复制到晶片上。大量的相移技术在文献中详细地被描述,包括交替孔径移相器(alternate aperture shifter)、双重曝光掩模过程、多相位跳变以及衰减相移掩模。由所述方法形成的掩模被称为“相移掩模”或“PSM”。所有这些用于在低k1条件下增加NILS的技术(包括OPC、PSM及其他)被统称为“分辨率增强技术”,或“RET”。所有这些经常被应用到各种组合中的掩模上的RET的结果是:在晶片水平面上形成的最终图案不再是掩模水平面图案的简单复制。实际上,观察掩模图案并简单地确定最终晶片图案被重叠成什么样子是不可能的。这极大地增加了在掩模被制作和晶片被曝光之前验证设计数据的正确性的难度,以及验证RET已经被正确地应用且掩模满足其目标规范的难度。

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