[发明专利]全加器模块和使用该全加器模块的乘法器装置

说明书

技术领域

本发明涉及半导体集成电路的带符号乘法运算，具体地涉及用于诸如现场可编程门阵列(FPGA)之类的可编程硬件的基于全加器的阵列乘法器。

背景技术

乘法是信号处理中的最通常的运算。设计快速和面积有效的乘法器是一个相当大的研究课题。现在已经有了用于专用集成电路(ASIC)的非常紧凑和高速的乘法器，其可以处理带符号数和无符号数。

然而，在现有的诸如现场可编程门阵列(FPGA)之类的可编程硬件解决方案中高效率地实现乘法仍然是一个挑战。更加具体地，当公知的乘法算法被映射到FPGA上的可编程逻辑块上时，需要大量的逻辑块来实现一个n位乘法。这是因为FPGA中的逻辑块是被设计为通用的，以便他们可以实现任意的随机功能，而不是专门适用于实现乘法。

另外一个挑战是能够在FPGA上直接执行二进制补码乘法(或者带符号乘法)。传统上，利用Booth记录技术来执行带符号乘法，该技术是由Booth于1951年在“A Signed Binary MultiplicationTechnique”，Quarterly Journal of Mechanics and AppliedMathematics，Vol IV，part 2中提出的。当专用硬件是为此目的构成时，该技术运转效率很高。然而，公知的是，如果硬件不直接实现Booth乘法，如果通用可编程块(像FPGA中的)被用于执行Booth乘法，由于需要执行很多的条件测试、分支和算术移位，就有了面积开销。

在可重配置装置中，执行带符号乘法的传统方式是，首先将带符号数转换为无符号数，例如，通过阵列乘法，执行无符号数乘法，然后，将结果再次转换为适当的带符号表示(二进制补码)。虽然这种方法提供了部分的复用性，但是它要求另外的逻辑块来执行转换和再转换步骤，因此其实现会导致面积和速度的损失。

由于阵列乘法器通过一系列阵列方式的加法来实现乘法，他们非常适用于FPGA。由于在FPGA中的大部分的逻辑块支持加法，所以阵列乘法器的实现非常简单。

两种通用类型的阵列乘法器作为进位脉动阵列乘法器(在“Computer Arithmetic：Principles，Architecture，andDesign”，K.Hwang，John Wiley and Sons，New York，1979中被描述)和Pezaris阵列乘法器(在“A Universal Pezaris ArrayMultiplier Generator for SRAM-Based FPGAs”，J.Stohman & E.Barke，IEEE International Conference on Computer Design，1997，Pages 489-495中被描述)为人们所知。

阵列乘法器的通常的乘法方案包含两个单元：第一个实现部分乘积(被加数)，第二个执行被加数求和。在进位脉动乘法器中，进位信号水平地前进，而在保留进位乘法器中，进位信号呈对角线状前进。通常，因为保留进位加法器本质上比进位脉动加法器快，因此Pezaris保留进位阵列乘法器由于其规则的路由模式和速度而更容易受到偏爱。

为了直接执行二进制补码运算，Pezaris保留进位乘法器的求和单元是基于四个不同的全加器类型(如更进一步的详细描述)。

实际上，Pezaris阵列乘法器不涉及改变FPGA的逻辑块结构以更好支持带符号乘法，而是将Pezaris阵列乘法器映射到现有FPGA中从而再次导致面积和速度的损失。

很多商用FPGA尝试通过在他们的芯片内部提供专用于执行宽乘法(例如，18位×18位，带符号和无符号)的硬件宏来解决这个问题。这些硬件宏不能用于执行任何其他类型的操作，而且只在阵列中一定数目的固定位置处可用。因此，希望在FPGA的逻辑块结构中实现一种面积有效的硬件单元，其不但可以用于带符号(和无符号)乘法，还可以用于执行加法和减法。

发明内容

按照本发明的一个方面，提供了一种包含全加器的全加器模块，其中全加器包括多个输入和输出端、和发生单元以及进位发生单元，其中，进位发生单元包括可编程反相器，其被用来响应于施加到一个输入端的控制信号而有选择地对进位发生单元的一个输入位进行反相。

从而，提供了一种支持带符号乘法的面积有效的逻辑块。该逻辑块保持它的可编程性质，并可以执行其他所有操作。

由于涉及的硬件扩展最小，本发明可以在阵列乘法器上更有效地实现直接带符号乘法。