[发明专利]功率场效应晶体管及其制造方法

说明书

技术领域

本发明涉及制造在半导体衬底上集成的电子器件的方法以及相应的器件。

更具体的，本发明涉及在半导体衬底上制造具有宽带隙的垂直型功率MOS晶体管的方法，该晶体管包括具有宽带隙的表面半导体层。

本发明还涉及在宽带隙的半导体衬底上集成的功率MOSFET器件，其包括至少一个第一导电类型的注入主体区、至少一个形成在所述至少一个注入主体区内的第二导电类型的注入源区、从所述半导体衬底突出的栅极区，该栅极区通过介电层与衬底绝缘。

本发明尤其(但并不排他的)涉及多漏极型的垂直高压功率MOS晶体管，下面以这个应用领域进行说明，这仅是示例性的。

背景技术

正如人们所熟知的，碳化硅(SiC)是宽带隙的半导体材料，即带隙的能值Eg大于1.1eV，这种物理特性使它对于形成功率应用场合的电子开关是理想的。下面的表中，比较了最普通的碳化硅多型和硅(Si)的某些物理参数。

其中，Eg是带隙的能值，Vsn是电子的饱和速度，μn是电子的迁移率，εr是介电常数，Ec是临界电场，k是热导率。

由该表给出的参数能够看出，在碳化硅衬底上形成的功率电子器件相对于在硅衬底上形成的功率电子器件具有以下的优点：

在等于击穿电压的导通条件下的低输出电阻(由于高临界电场值Ec)；

低漏电流(由于高带隙能值，Eg)，

-高工作温度和高工作频率(由于高热导率k和饱和速度Vsn的值)。

请注意，由于相对于硅半导体衬底，碳化硅半导体衬底具有很高的临界电场Ec值，因此能够形成在碳化硅半导体衬底上集成的功率器件，在外延层厚度很薄时它也能承受高的截止电压。

例如，参考图1，已知类型的多漏极的MOS功率器件3包括重掺杂的N+型硅半导体衬底1，其上形成有同样N型的半导体外延层2。

外延层2形成构成MOS功率器件3的多个基本单元的公共漏极层。每个基本单元都包括在外延层2内形成的P型主体区4。

外延层2内，在每个主体区4下面，有P型的柱形区5，它朝半导体衬底1向下延伸到整个外延层2的厚度。

尤其是，每个柱形区5与相应的主体区4对准并与其接触。

MOS功率器件3在主体区4的外部还具有重掺杂的N型源区6。

外延层2的表面覆盖有薄的栅氧化层7和多晶硅层8。在多晶硅层8和薄的栅氧化层7中有开口以露出与每个源区6相对应的外延层2的表面。绝缘层9完全覆盖多晶硅8并部分覆盖源区6，使得源极金属层1A能够接触源区6和主体区4。在半导体衬底1的较低的衬底上还设有漏极金属层1B。

为了形成能够承受600V的击穿电压BV的器件3，在硅内形成漏极外延层2，其厚度为60mm，浓度为2×10¹⁴at/cm³，然而，如果在碳化硅内形成漏极外延层2，那么厚度只要4mm，浓度等于1×10¹⁶at/cm³，这样可以得到更加紧凑的器件3。

此外，在这些多漏极型的器件3中，使用柱形区5可以减小外延层2的电阻率，而不会降低器件3的击穿电压BV。对于这种类型的器件3，可以达到预定的击穿电压BV，而外延层2的电阻率低于通常的MOSFET器件通常使用的电阻率，因此，可以得到具有减小的输出电阻Ron的功率MOSFET晶体管。

如图2和3所示，柱形区5中的电场E的类型和沿着漏外延层2的电场Ec基本上是恒定的。尤其是，已经验证器件3内的电场E具有图2所示的趋势，参考图1中的线II-II。因此，对于柱形区5的纵向尺寸(图1和2的点A和C)，电场趋势是恒定的，等于临界电场值。

类似的，已经验证，对应于图1中的线III-III，即对应于器件3的横向尺寸，柱形区5以及漏极外延层2内，这样的临界电场Ec趋势是恒定的，等于临界电场值，相对于没有柱形区5的MOS器件，在漏极层厚度相同的条件下，这允许得到非常高的击穿电压BV。

此外，人们都知道，输出电阻Ron与外延层的电阻率ρ_epi和厚度th_epi成正比，然而与导电面积A_cond成反比，对于多漏极晶体管，导电面积A_cond等于器件3的有效面积减去柱形区5所占据的面积。

多漏极的器件3的这三个参数，尤其是电阻率ρ_epi，比传统的功率器件的相应参数低。因此，多漏极型器件3的输出电阻Ron比传统的功率器件的输出电阻低。