[发明专利]静电放电保护器件

说明书

技术领域

本发明涉及静电放电(ESD)保护器件。

背景技术

随着高密度超大规模集成(VLSI)电路的逐步发展，器件尺寸逐步减小，这导致了CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)器件中的栅极氧化层厚度和结深度相应的减小。这种趋势使得诸如那些由ESD事件导致的过压之类的过压应用更加容易造成损害。在ESD事件中，在典型地小于一微秒的短时间内，电荷在集成电路的一个或多个引脚或外部电极和另一个导电物体之间转移。这种电压转移产生足够大的电压，它可以击穿诸如MOSFET(MOS Field Effect Transistor，MOS场效应晶体管)器件中的栅极氧化物之类的隔离薄膜，并且它可以消散足够的能量以导致器件中的电热故障。这种故障包括接触尖峰(contact spiking)、硅熔化、或金属互连熔化。结果，为了处理瞬时ESD脉冲，集成电路优选地应当在每个引脚加上保护电路。

偏置晶体管在COMS和BiCOMS(双极型CMOS)技术中的ESD保护结构中被普遍地用作钳位装置。这种偏置晶体管可以是接地的栅极N沟道MOS晶体管(ggNMOST)或者栅极耦合N沟道MOS晶体管(gcNMOST)。相比常规的NMOST(具有N型轻掺杂漏极)，前一器件在针对ESD事件保护内部晶体管方面显得更坚固、更有效。

在ESD事件中，所有的MOST器件都表现出所谓的骤回击穿(snapback)特性。骤回击穿意味着MOST的一部分从MOS行为切换至双极行为，这使得MOST可以在低保持电压下传导大电流。图1示出了NMOS偏置晶体管的示意性框图。分别用G、S、D、B来指示栅极、源极、漏极和衬底电极。由于在这种情况下使用P型掺杂衬底的现实，所以形成了横向NPN结构，这导致了由虚线晶体管符号指示的寄生双极晶体管架构PT。寄生双极晶体管PT的基极通过象征衬底电阻RS连接至衬底或者基极电极B。

图2示出了ggNMOST(即在图1中所示的具有栅极、源极以及接地至0V的衬底的NMOST)的典型的I-V特征曲线。当包括一个来自漏极的相对于地的正电压脉冲的ESD事件发生时，漏极电压上升直至Vt1，在此电压下，N型漏极到P型衬底之间的结经受雪崩击穿或第一次击穿。由碰撞电离产生的空穴向衬底接点漂移，这增加了衬底的电势，漂移一直进行到使得源极-衬底结被充分地正向偏置从而开始漏极与源极之间的双极行为。结果，在寄生横向双极NPN晶体管中发生了骤回击穿，并且漏极电压降至骤回击穿保持电压Vsp。随着电流更进一步的增大，在电压Vt2发生了热击穿或第二次击穿，所述电压Vt2标志着增加的泄漏形式的永久损坏的开始。因此，诸如ggNMOST之类的ESD保护器件可以将尽可能多的由ESD时间触发的电流泄漏(sink)出去来防止热击穿或第二次击穿的发生是很重要的。

增加ESD保护器件的电流泄漏能力的一种解决方案是在漏极区域添加一个电阻镇流器，其使得ESD产生的电流可被更多地均匀放电或泄漏，从而减少对于ESD保护器件有害的局部热效应。

US2005/0045954公开了一种用于制造包括ggNMOST的ESD保护器件的方法。这样制造的ggNMOST包括多晶硅栅极结构以及在P阱区域中形成的源极和漏极区域。在多晶硅栅极结构、源极区域以及漏极区域上形成自对准多晶硅化物。而且，形成了围绕漏极区域的重掺杂延伸阻挡区域，其纵向地延伸至P型阱区域，并且纵向地延伸至漏极区域之下。延伸阻挡区域作为在漏极接点和多晶硅栅极之间的ESD电流的电阻镇流器。由于电阻镇流器在漏极下面并因此位于比漏极区域本身更深的P型阱区域内，所以可以以更均匀的方式对ESD电流进行放电从而增强对ESD产生的电流的进行泄漏或者放电的能力。然而，仍然存在相对较大面积的区域被要求能让均匀的ESD电流流过，这是因为对于电阻镇流器而言，太小的面积将诱发漏极区域附近的局部加热并因此导致对ESD器件的损害。

发明内容

本发明的目的是提供一种ESD器件，所述ESD器件具有增强的对ESD生电流的进行放电的能力并具有减小的器件面积。按照本发明，这个目的可以通过提供一种如权利要求1所要求的静电放电保护器件来实现。