[发明专利]晶体管器件及其制造方法

说明书

背景技术

横向扩散金属氧化物半导体(LDMOS)晶体管用在各种电路应用中。本领域技术人员知道，典型LDMOS晶体管结构使用多指栅极。但是，对于高压和低驱动电流的电路应用，已知的LDMOS结构至少包括双指栅极。因此，这种晶体管比所需要的大得多，硅和管芯空间被不必要的浪费。

当前LDMOS结构包括至少两个栅极和两个漏极，一共用源极完全由多晶硅栅极包围。这种设计结构上的对称性增大了每单位面积的有效沟道宽度，并且具有减小器件导通电阻的优点。这种结构在同时需要高驱动电流和高压的功率电路应用中很受欢迎。但是，该双栅极设计限制了最小器件尺寸，并且在小的宽/长比适用于需要高压但低驱动电流的应用时不允许设计者使用小的宽/长(W/L)比。此外，当前LDMOS结构会导致增加辅助元件以满足性能需求。因此，辅助元件消耗了更多管芯空间并且给电路性能增加了更多变化性。对于典型的非LDMOS晶体管，栅极宽度和栅极长度对电路设计者来说都是可变的。但是，由于LDMOS结构本身的原因，栅极长度通常由工艺固定。所以，只有栅极宽度对电路设计来说是可变的。

因此，需要具有较小宽度的高压器件。相应地，需要具有较小管芯尺寸的新型器件。期望减小单元尺寸而不降低击穿电压。此外，需要一种高压器件，它消除了对至少一些现有器件所需的辅助元件的需求。还期望提高制造中的生产率。

发明内容

提供一种晶体管器件，其具有第一型半导体材料的轻掺杂层和第二型半导体材料的体区。在体区内形成第一型的源区。源区比轻掺杂层掺杂得更多。在轻掺杂层内形成第一型的漏区，漏区比轻掺杂层掺杂得更多。还提供设置在体区和漏区之间的轻掺杂层的漂移区。此外，提供包围漏区的栅电极。栅电极部分地设置在薄氧化物上方并且部分地设置在厚氧化物上方，其中从薄氧化物在厚氧化物上延伸的栅电极控制漂移区内的电场，以增加漏区的雪崩击穿。

附图说明

阅读下面的详细描述、权利要求和附图后，实施例的特征和发明性的方面将更加显而易见，以下是附图的简单说明：

图1是根据一实施例的示例单指栅极LDMOS晶体管的部分截面图；

图2是示出了图1的实施例的漏区、包围环、栅电极、源区和体区的部分重叠视图。

图3是示出了图1的实施例的紧密包围源区的马蹄形区、源极分接触(source split contact)和漏区的部分重叠视图。

具体实施方式

现在参考附图详细说明示例性实施例。虽然附图示出实施例，但附图不一定按比例绘制，而且某些特征可能经过放大以更好地示出和解释实施例的创新方面。此外，这里所描述的实施例并非意在排除其它实施例，或者将其限制于附图所示及下文详述的具体形式和配置。

参见图1-3，其中示出晶体管20的实施例。晶体管20配置成单指栅极LDMOS晶体管。晶体管20包括漏极接触30、源极分接触32、多晶硅栅电极34A以及多晶硅包围环34B。另外，在第二型(P)的半导体衬底40内配置第一型(N)的轻掺杂阱42。在轻掺杂阱42内配置第二型(P)的体区44。在体区44内形成源区46(N+)和马蹄形区48(P+)。为清楚起见，图2在源区46和马蹄形区48之间具有间隙。但是，实践中源区46和马蹄形区48彼此直接接触。漏区50位于漏极接触30下方，并配置成更重掺杂(N+)的第一型。源极分接触32使源区46和马蹄形区48短路。

多晶硅栅电极34A部分地设置于薄栅氧化物36和使栅电极34A与下层结构绝缘的厚场氧化层56之上。栅电极34A部分地位于场氧化层56之上的部分改变栅电极34A边缘的表面处的电场，因此提供更高的电压能力。此外，栅电极34A设置在作为体区44一部分的导电沟道52上。导电沟道52在栅氧化36之下、体区44的表面处形成。晶体管20的有效栅极长度64，例如沟道长度，通过体区44上方的栅电极34A和源区46(N+)扩散的重叠测量。体区44(P)和源区46(N+)两者都与栅电极34A和包围环34B自对准，这是因为这两个工艺步骤是在栅极界定之后进行的(以下详细说明该步骤)。

为了在不降低高压处理能力的同时减小器件尺寸(即单元尺寸)，将由轻掺杂漏极漂移区54和附属于栅电极34A的场极板构成的高压技术应用到晶体管20。栅电极34A延伸遍布栅氧化层36，形成多晶硅场极板以提高晶体管20的击穿电压能力。