[发明专利]配置在存储库及扇区内且与解码器相关联的存储器阵列

说明书

技术领域

本发明大致上是关于存储器阵列，且详细来说，是关于此种阵列中的扇区解码(sector decoding)。

背景技术

图1显示现有技术的闪存阵列50。此存储器阵列50包括多个记忆库(memory bank)(图示为大量的记忆库中的记忆库BA及BB)。各记忆库包括多个以列(column)设置的扇区。例如，记忆库BA包括以列设置的扇区SA1至SA8，记忆库BB包括以列设置的扇区SB1至SB8等。这些扇区列如图1所示成平行(in parallel)的关系。各扇区与所示的扇区解码器操作地(operatively)相关联。例如，在记忆库BA中，扇区解码器SA1D操作地与扇区SA1等相关联，而在记忆库BB中，扇区解码器SB1D操作地与扇区SB1等相关联。

在阵列50的底部有多条读取位址线R(包含线R1，R2，R3)及多条写入位址线W(包含线W1，W2，W3)。该等读取位址线R1，R2，R3分别与线R1A，R2A，R3A(其构成多条线RA)相连，而该等线R1A，R2A，R3A与该等扇区解码器SA1D至SA8D的各者依次相连。该等读取位址线R1，R2，R3亦分别与线R1B，R2B，R3B(其构成多条线RB)相连，而该等线R1A，R2A，R3A与该等扇区解码器SB1D至SB8D的各者依次相连。该等写入位址线W1，W2，W3分别与线W1A，W2A，W3A(其构成多条线WA)相连，而该等线W1A，W2A，W3A与该等扇区解码器SA1D至SA8D的各者依次相连。该等写入位址线W1，W2，W3亦分别与线W1B，W2B，W3B(其构成多条线WB)相连，而该等线W1A，W2A，W3A与该等扇区解码器SB1D至SB8D的各者依次相连。此外，可包含选择解码器用于选择特定的记忆库。如图示，选择解码器BAD具有由其本身延伸而出的线WSELA，RSELA，其与该等扇区解码器SA1D至SA8D的各者依次相连；选择解码器BBD具有由其本身延伸而出的线WSELB，RSELB，其与该等扇区解码器SB1D至SB8D的各者依次相连等。

将了解到虽然本实施例于各个库中显示八个扇区，以及三条读取位址线R1，R2，R3(能够提供八个数位位址)与三条写入位址线W1，W2，W3(能够提供八个数位位址)，选择这些数目仅作例示目的用，例如，各个库可包括超过八个扇区，例如16个扇区会与四条读取位址线(用于提供16个数位位址)及四条写入位址线(用于提供16个数位位址)相关联。

该等选择解码器BAD，BBD的各者在配置上相同，且该选择解码器BAD显示在图2中。在选择记忆库上，提供外部位址EA给欲选择的该库(例如该库BA)的NAND栅100。来自该NAND栅100的信号通过反相器102反相，该反相器102的输出则提供给N沟道晶体管104的栅极并输入NAND栅106。该晶体管104与N沟道晶体管108及P沟道晶体管109串联，其中晶体管109连接至Vcc且晶体管104接地。该等晶体管108，109之间的节点A连接至锁存器(latch)112且并连接至NAND栅106的输入。在传至晶体管108的栅极的信号为低(low)，且传至晶体管109的栅极的信号RSTB为低时，传至NAND栅100的位址信号提供低输出并经过反相(invert)为高输出而施加至晶体管104的栅极并输入至NAND栅106。该节点A为高(high)，导致该锁存器112的线WSELA上的输出为低。同时，该节点A提供高信号给该NAND栅106，提供来自由反相器114反相的NAND栅106的低输出，以提供在线RSELA上的高输出。为反转(reverse)这些输出，致使线WSELA为高而线RSELA为低，当该输入信号RSTB为高时，晶体管108的栅极输入为脉冲，致使节点A被驱动为低，导致线WSELA为高且线RSELA为低。各个该等线WSELA，RSELA上的信号提供给各个该等选择解码器SA1D至SA8D，各个该等线WSELB，RSELB上的信号提供给各个该等选择解码器SB1D至SB8D等。该等选择解码器SA1D至SA8D，SB1D至SB8D在配置上为相似的且将参考图4及5叙述。