[发明专利]支持内存系统中不定的读出数据等待时间的方法和系统

说明书

技术领域

本发明涉及内存系统以及可以在内存系统中提供的方法和组件。更为具体地，本发明涉及读出数据的流控制和通过内存系统中的控制中心设备返回到内存控制器的读出数据的识别。

背景技术

实现本发明的内存系统可以由通过雏菊链式通道(daisy chainedchannel)连接于内存控制器的控制中心设备组成。控制中心设备可以被附在、或者驻留于包含内存设备的内存模块上。

许多高性能的计算主内存系统采用通过一个或多个通道连接于内存控制器的多个完全缓冲的内存模块。内存模块包含控制中心设备和多个内存设备。控制中心设备在内存控制器和内存设备之间完全地缓冲命令、地址和数据信号。利用分级等待时间或者依赖于位置的等待时间技术控制读出数据的流。在这两种情况下，内存控制器能够预测从内存模块请求的读出数据的返回时间并且调度命令以在通过每个内存模块将读出数据合并到控制器接口时避免冲突。

在某些情况下，内存控制器能够连同读取命令一起发出读出数据延迟添加器。这将指示目标控制中心设备将额外的延迟加到读出数据的返回以便简化命令的发出并避免冲突。就所有情况而言，读出数据必须按照其被请求的顺序返回。此外，总的读出数据等待时间必须是通过内存控制器完全可预测的。在运行时间操作的过程中，这两个限制导致了额外的间隙被加在从内存模块返回的读出数据的分组上。这就给平均读出操作增加了等待时间。此外，控制中心无法使用非预定义的等待时间技术(以下被称为“不定的”等待时间技术)来返回比正常的快或者慢的读出数据。这些技术包括，但是不限于本地高速缓存读出数据、推理性地读取内存设备、独立地管理内存设备地址页、数据压缩等等。

为了在现实工作量的条件下优化平均读出数据等待时间并且允许先进的控制中心设备能力，所需要的是允许内存模块在非预测时间将读出数据返回内存控制器的方法。这必须以不破坏读出数据并且允许内存控制器识别每个读出数据分组的方法完成。在控制中心设备将本地读出数据合并到级联的内存控制器通道时，通过避免数据冲突来防止数据损坏是特别复杂的。

发明内容

本发明的第一方面提供一种避免受限于预定义的返回数据时间的方法，从而支持不定的(即非预定的)读出数据等待时间。在一个实施例中，所述方法包括确定是否已经接收本地数据分组。如果已经接收本地数据分组，则将所述本地数据分组存储在缓冲器设备中。所述方法还包括确定所述缓冲器设备是否包含数据分组并且确定通过上游通道将数据分组发送到内存(memory)控制器的上游驱动器是否空闲。如果所述缓冲器包含数据分组且所述上游驱动器空闲，则将所述数据分组发送到所述上游驱动器。所述方法进一步包括确定是否已经接收上游数据分组。所述上游数据分组具有包括帧起始指示符和识别标志的帧格式，所述识别标志被内存控制器用来将所述上游数据分组与其对应的读取指令关联。如果已经接收上游数据分组且所述上游驱动器不空闲，则将所述上游数据分组存储在缓冲器设备中。如果已经接收上游数据分组且所述缓冲器设备不包含数据分组且所述上游驱动器空闲，则将所述上游数据分组发送到所述上游驱动器。如果所述上游驱动器不空闲，则继续将进行中的任何数据分组发送到所述上游驱动器。

本发明的另一方面提供了一种内存系统中的控制中心设备(hubdevice)。根据一个实施例，所述控制中心设备包括接收数据分组的设备、通过上游通道将数据分组发送到内存控制器的上游驱动器以及包括便于实现不定读出数据等待时间的指令的机构。所述接收数据分组的设备包括从下游控制中心设备接收上游数据分组的上游接收机和从本地存储设备接收本地数据分组的内存接口。每个数据分组具有包括帧起始指示符和识别标志的帧格式，所述识别标志被内存控制器用来将所述上游数据分组与其对应的读取指令关联。所述机构上的指令便于确定是否已经接收本地数据分组。如果已经接收本地数据分组，则将所述本地数据分组存储在缓冲器设备中。所述指令还便于确定所述缓冲器设备是否包含数据分组以及确定所述上游驱动器是否空闲。如果所述缓冲器设备包含数据分组且所述上游驱动器空闲，则将所述数据分组发送到所述上游驱动器。所述指令进一步便于确定是否已经接收上游数据分组。如果已经接收上游数据分组且所述上游驱动器不空闲，则将所述上游数据分组存储在所述缓冲器设备中。如果已经接收上游数据分组且所述缓冲器设备不包含数据分组且所述上游驱动器空闲，则将所述上游数据分组发送到所述上游驱动器。如果所述上游驱动器不空闲，则继续将进行中的任何数据分组发送到所述上游驱动器。