[发明专利]极性驱动的动态片内终结

说明书

技术领域

本发明的实施例在总体上涉及集成电路领域，更具体而言，涉及用于时间复用片内终结(on-die termination)的系统、方法和设备。

背景技术

诸如存储器件的集成电路的工作频率不断在提高。为了利用这些高频率，将计算系统设计成以类似的频率沿着其总线以及在系统部件之间传输信号。

在系统部件之间(例如在集成电路之间)以高频发送和接收数据时可能会遇到一些困难。总线的行为类似于传输线，阻抗失配会导致信号反射和干涉效应。可以利用终结电阻以通过匹配阻抗来使信号反射最小化，从而在互连上保持信号质量。

诸如双倍数据速率(DDR)动态随机存取存储器件(DRAM)的常规存储系统通常具有多点总线架构，用位于母板上的电阻器终结该总线架构。在其他常规的存储系统中，终结电阻位于集成电路上。

“片内终结(ODT)一词是指位于集成电路上的终结电阻。在常规系统中，在初始化计算系统的时候设置ODT的值。在初始化之后，可以用初始化期间设置的值激活ODT或使其无效。

附图说明

在附图中以举例的方式而非限制的方式示出了本发明的实施例，在附图中相同的附图标记表示相同的元件。

图1为示出根据本发明实施例实施的计算系统的选定方面的高级方框图；

图2为示出根据本发明实施例实施的计算系统的选定方面的方框图；

图3为示出根据本发明实施例的片内终结(ODT)激活和ODT值选择的选定方面的时序图；

图4A为示出根据本发明实施例的ODT控制逻辑的选定方面的图表；

图4B为示出根据本发明实施例的ODT控制逻辑的可选实例的选定方面的图表；

图5为示出根据本发明实施例的均衡存储系统内的终结的选定方面的方框图；

图6为示出用于从根据本发明实施例实施的具有ODT的存储器件中进行读取的方法的选定方面的流程图；

图7为示出用于对根据本发明实施例实施的具有ODT的存储器件进行写入的方法的选定方面的流程图；

图8A和8B为示出计算系统的选定方面的方框图。

具体实施方式

本发明的实施例在总体上涉及用于极性驱动的片内终结的系统、方法和设备。在实施例中，集成电路在第一个时钟期间在其ODT管脚处接收片内终结(ODT)激活信号。集成电路还在第二个时钟期间在其ODT管脚处接收ODT值选择信号。在一些实施例中，集成电路在内部控制终结的长度。例如，在一些实施例中，集成电路在内部确定何时使ODT无效。

图1为示出根据本发明实施例实施的计算系统的选定方面的高级方框图。计算系统100包括控制器102和两个存储器通道104。控制器102可以是适于至少部分地控制处理器(未示出)和一个或多个集成电路(例如存储器件)之间的信息传输的任何类型的控制器。在一些实施例中，控制器102为存储器控制器。控制器102包括片内终结(ODT)控制逻辑106。如下文进一步所述，在实施例中，ODT控制逻辑106为系统100中的一个或多个集成电路确定适当的ODT值。

存储器通道104包括存储器模块110，每个存储器模块例如具有两列存储器件(例如，每边一个)。存储器模块110可以基于沿一个边的两侧都具有手指的印刷电路板，以产生可以插入到另一电路板上的连接器中的双列直插存储模块(DIMM)，所述另一电路板承载系统的其他部件。模块110中为存储器件112。存储器件可以是商用型动态随机存取存储器(DRAM)，例如双倍数据速率(DDR)DRAM。在实施例中，每个模块110包括两列(例如模块的每侧上有一列)。寄存器114可以为相应的列接收和存储信息。

在实施例中，控制器102经由互连116与模块110耦合。互连116可以包括任意数量的数据线、地址线、芯片选择线和/或其他线。此外，存储器控制器102经由片内终结(ODT)线120与每一列耦合。在实施例中，ODT线120为存储器件112提供ODT激活信号。ODT激活信号是指为集成电路或一组集成电路激活ODT的信号。如下文进一步所述，ODT线120还可以为存储器件112提供ODT值选择信号。ODT值选择信号是指表示期望的ODT值的信号。在一些实施例中，ODT激活信号为整列的存储器件112激活ODT。类似地，在一些实施例中，ODT值选择信号为整列的存储器件112选择ODT值。在这种实施例中，可以将用于列内的存储器件的ODT管脚以菊花链方式连接到一起，从而将同样的ODT信号(例如ODT激活信号和ODT值选择信号)发送到列内的存储器件。