[发明专利]用于执行指令的处理系统和方法

说明书

技术领域

本发明涉及用于执行指令的处理系统和方法，尤其涉及针对在两个或多个部分中提取的指令具有功率降低优势的处理系统和方法。

本发明还涉及包括这种处理系统的装置，诸如移动电话、PDA等。

背景技术

基于处理器的设备的功率效率正变得越来越重要，尤其在电池供电的设备中。已经采用了很多技术来降低功率使用。这些技术包括对处理器的电路进行设计，以使用较少的功率，或者以允许管理功率使用的方式设计处理器。而且，对于给定的处理器结构，通过优化其程序设计能节省功耗。

当设计处理器结构和用于处理器结构的相关指令集时，可能会在描述指令级并行性所需的位的数量和可以从程序存储器并行地提取的位的数量之间进行权衡。

在某些处理器结构中，如果指令超出给定长度，则会出现周期惩罚。因此，某些处理器结构采用了指令压缩。然而，如果指令的压缩太昂贵，则一种供选择的方法是采用两种类型的程序存储器：一种用于具有有限并行性的小指令，而第二种用于具有较大并行性的宽指令。为了指示应该提取宽指令，则采用特殊小指令(即第一部分)来触发对宽指令(即第二部分)的提取。

在US专利第5,724,535号中公开了这种系统的示例，其中描述了一种机制，在该机制中，通过在第二存储器中进行查找，可将程序存储器中的指令扩展为VLIW(超长指令字)指令。

图1示出了这种VLIW处理器1的示例，其特征是具有一种能力，即可采用处理器内的不同功能单元3₀至3_n来并行处理多指令。存储在第二存储器5中的VLIW指令包括许多元素，每个元素都对处理器1内的各个功能单元3₀至3_n进行控制。在操作期间，由主程序存储器7中的指令产生第二存储器5的地址。提供解码器9，用于检测来自主程序存储器7的特殊指令，特殊指令需要在第二存储器5中进行查找。

图2示出了主存储器7中的指令(即第一部分11)如何提供用于存储在第二存储器5中的VLIW指令(即第二部分13)的地址信息。VLIW指令13包含多个元素13₀至13_N。在P Kievits等人1998年在ICSPAT conference上发表的文章“R.E.A.L.DSP Technology forTelecom Baseband Processing”中可以发现这种处理指令的方法的更详细的方面。

以此方式，VLIW指令可被并行输出至图1中的各个功能单元3₀至3_n。在每个处理周期中都使用了所有功能单元的完全并行的操作是很少见的情况。更常见的情况是，很多VLIW指令在若干子元素中包含NOP(不操作)指令，这表示在该处理周期期间不对相应的功能单元进行操作。

因此，由于第二部分的元素13₀至13_N将包含NOP(即不操作)，所以如果不使用压缩，则第二部分所允许的并行操作通常不会被完全利用。在现有技术中，第二部分都完全是从存储器中提取的，即使是那些包含NOP的指令的元素。这存在一个缺点，即消耗功率比所需功率多。

本发明的目的是提供一种处理系统和方法，其中避免了与提取NOP相关的不必要功耗。

发明内容

根据本发明的第一方面，提供了一种在处理器中执行指令的方法，其中指令的第一部分导致指令的第二部分的执行，并且其中第二部分包括多个元素。该方法包括以下步骤：提取指令的第一部分，并且根据在指令的第一部分中所编码的第一信息来识别哪些元素组成了指令的第二部分。该方法还包括以下步骤：根据在指令的第一部分中所编码的第二信息来对识别出的元素中哪些元素与不操作(NOP)指令相对应进行识别。然后提取形成指令的第二部分的元素，排除对应于不操作(NOP)指令的元素。

通过在第一部分中指示应该提取第二部分的哪个元素，本发明解决了上面提到的功率问题。因此，本发明具有以下优势：可通过仅仅提取不包含NOP的第二部分的元素来节省功率。