[发明专利]逻辑块控制系统及逻辑块控制方法

说明书

技术领域

本发明涉及FPGA(Field Programmable Gate Array/现场可编程门阵列)和可重构逻辑电路等能够利用程序来变更功能的可编程逻辑电路。

背景技术

作为具有多个进行逻辑运算处理的逻辑块、能够通过将各逻辑块间的布线状态设为可编程来进行不同电路动作的器件，FPGA和可重构逻辑电路等可编程逻辑电路已为众所周知。

另外，作为抑制移动终端的那种系统所使用的电路内的功率消耗的技术，停止对不需要进行动作的触发器(下面，称为FF。)等的时钟供应的门控时钟脉冲技术，已为众所周知。另外，作为抑制电路内的功率消耗的技术，根据需要使电源和模件之间所配置的开关成为关闭状态来削减泄漏电流的技术(下面，称为电源切断技术。)，已为众所周知。

而且，可以通过将抑制功率消耗的门控时钟脉冲技术和电源切断技术使用于可编程逻辑电路，来实现低功率消耗的可编程逻辑电路(例如，参见专利文献1。)。在实现低功率消耗的可编程逻辑电路时成为问题的是时钟脉冲相位差(clock skew)。

在此，对时钟脉冲相位差进行说明。

目前，就在LSI(Large Scale Integration/大规模集成电路)设计中已被广泛使用的同步设计方式而言，控制用的时钟信号例如对保持状态的寄存器按相同的定时来施加。在实际的LSI上，由于时钟供应电路的结构差异，因而在寄存器间，有时按在从时钟发生源到寄存器之间在产生于时钟信号的延迟(下面，称为时钟延迟。)上发生延迟差。该延迟差被称为时钟脉冲相位差。若发生了超过一定的时钟脉冲相位差，则在寄存器间数据的交接中发生错误，引起可编程逻辑电路动作不佳。

再者，对于因时钟脉冲相位差引起的可编程逻辑电路的动作不佳，参照图12及图13进行说明。图12及图13是说明因时钟脉冲相位差引起的可编程逻辑电路动作不佳所用的附图。还有，图13(a)表示出在寄存器1001和寄存器1002之间正常进行数据交接的情形，图13(b)表示出在寄存器1001和寄存器1002之间未正常进行数据交接的情形。

在图12所示的电路例中，寄存器1001的输出数据作为输入数据，输入寄存器1002。向寄存器1001、1002分别输入时钟信号CLK1、CLK2。

将从时钟信号CLK1上升到时钟信号CLK2上升为止的时间(时钟信号CLK1和时钟信号CLK2之间的延迟差)设为T1001、T1011。另外，将从时钟信号CLK1上升到寄存器1002的输入出现变化为止的时间设为T1002、T1012。

在时间T1001比时间T1002小的图13(a)的情况下，如在区间R1000内所示，在寄存器1002的输入迁移之前时钟信号CLK2上升。因此，寄存器1002在时钟信号CLK2的上升中获取的数据为，寄存器间数据的交接正常进行时由寄存器1002获取的、在时钟信号CLK1上升之前由寄存器1001所输出的数据。

在时间T1011比时间T1012大的图13(b)的情况下，如在区间R1010内所示，在寄存器1002的输入迁移之后时钟信号CLK2上升。因此，寄存器1002在时钟信号CLK2的上升中获取的数据为，在时钟信号CLK1的上升中由寄存器1001获取到的数据。这样，就导致寄存器1001和寄存器1002之间数据的交接不正常进行。

如上所述，在发生超过一定的时钟脉冲相位差的情况下，在寄存器间数据的交接中发生错误。因此，一般情况下，在寄存器间插入抵消时钟脉冲相位差的延迟元件，避免因时钟脉冲相位差引起的寄存器间数据的交接错误。

专利文献1：日本特开2003-174358号公报

不过，程序逻辑电路包含晶体管。特别是，众所周知P沟道MOS晶体管(下面，称为PMOS晶体管。)因NBTI(Negative Bias TemperatureInstability/负偏压温度不稳定性)或HCI(Hot Carrier Injection/热载流子注入)等而发生老化。例如，NBTI其现象为，在高温的条件下PMOS晶体管为导通状态时存在于栅极绝缘膜和硅基板之间的界面上的氢出现离解而形成固定电荷，因此阈值电压上升，PMOS晶体管的电流能力下降。

晶体管的老化为时钟脉冲相位差的原因，针对于此使用图14及图15进行说明。图14及图15是说明因晶体管的老化引起的时钟脉冲相位差的发生所用的附图。

时钟信号CLK是占空比为50％的时钟信号，时钟信号CLK被输入到门电路2010、2020。