[发明专利]统计时序分析中关键度预测的系统和方法

说明书

技术领域

本发明涉及数字集成电路的设计自动化。更具体地说，它涉及存在延迟变化时的数字电路统计静态时序分析。

背景技术

人们注意到，变异性(variability)随着历代集成电路技术的发展成比例增大。这种变异性源包括：例如制造变化、设备疲劳、环境变化(例如温度和供电电压)以及锁相环路(PLL)变化。在存在这些变化时，希望获知每条信号传播弧(例如时序弧)的关键度(criticality)，即制造集成电路(例如芯片)、其中关键路径通过感兴趣的信号传播弧的概率。各种各样的应用可从这种能力中获益，包括测试、时序报告和电路优化。

现有技术的“确定性”时序方法在固定的工艺角或工艺“实例”上执行时序。因此，可能难以预测信号传播弧关键度和电路延迟的概率分布。此外，在确定性时序方法中，关键路径是唯一的，因而成为优化方法中显而易见的改进目标。在统计时序中，注意到每条路径和每条边都有作为关键路径和关键边的某个非负概率。希望能够按大小顺序预测这些边关键度概率，以便指导集成电路的人工或自动优化。

预测关键度概率的现有技术方法存在例如在正确地考虑相关性时的低效率以及不能正确地考虑相关性之类的问题。计算关键度的一种方法是通过产生满足给定概率分布的过程参数的许多随机组合、并随后执行重复的确定性时序分析以便为每个单个的过程参数组合检测关键时序弧，来直接应用蒙特卡罗仿真。其中某特定边在最关键路径上的那一小部分电路是该边的关键度概率。然而，由于需要过多的确定性时序分析，此方法的计算效率很低。

另一现有方法使用参数化的统计静态分析，在公开的题为“System and Method for Probabilistic Criticality Prediction of DigitalCircuits”的美国专利申请序列号2005/0066298中对其进行了描述。然而，该方法隐含地假定“胎紧概率”(tightness probability)为独立概率。该假设是有缺陷的，原因在于：由于信号传播路径的再收敛和对于共有的全局变化源的依赖，胎紧概率可能是强相关的，从而导致对关键度概率的预测不精确。

因此，需要克服上述问题。

发明内容

本发明的各方面涉及数字电路中用于关键度预测的系统和方法。具体地说，本发明的各方面公开了一种用于在参数化的统计静态时序分析(SSTA)中计算时序图每条边的关键度概率的方法。

本发明提供了一种用于确定电路时序图的边关键度概率的方法。该方法包括形成与被计时的电路对应的有向无环时序图，执行该电路的统计时序，为感兴趣的每条边定义将时序图划分为多个部分的割集，为割集中的每条边确定边松弛(edge slack)，为割集中的所有边松弛计算统计最大值，和根据统计最大值推断每条边的边关键度概率。

本发明还提供了一种用于在电路的统计时序分析中预测关键度的系统，包括用于形成与被计时的电路对应的有向无环时序图的装置，用于执行电路的统计时序的装置，用于为时序图的每个层级定义将时序图划分为多个部分的割集的装置，用于为割集中的每条边确定边松弛的装置，用于为割集中的所有边松弛计算统计最大值的装置，以及用于根据统计最大值推断每条边的边关键度概率的装置。

本发明还提供了一种用于部署应用以优化电路的时序特征的方法，包括提供计算机基础设施，其可操作为：形成与被计时的电路对应的有向无环时序图；执行电路的统计时序；为感兴趣的每条边定义将时序图划分为多个部分的割集；为割集中的每条边确定边松弛；为割集中的所有边松弛计算统计最大值；和根据统计最大值推断每条边的关键度概率。

附图说明

下面参考下列附图介绍本发明的优选实施例。

图1是根据本发明实施例的统计静态时序分析系统的示意框图。

图2是由时序弧的关键度所驱动的电路优化系统的示意图。

图3是为介绍与图1-2中提到的相关术语而提供的数字电路实例。

图4示出了对图3中所示的示例电路进行建模的时序图。

图5的示意图示例了图3中所示的数字电路的时序图的信号传播路径和时序弧的关键度。

图6示出了变化空间，其中路径的关键度区域经过如图5所示时序弧。

图7示出了时序图的示例割集。

图8是为时序图计算时序图割集的流程方法，该时序图的实例见图4所示。

图9示例了示例时序图割集的计算过程。

图10示例了经过时序弧的所有路径的最大延迟的计算过程。