[发明专利]用于保护EDA工具设计视图中的信息的方法和程序产品

说明书

技术领域

本发明一般涉及数字电路的计算机辅助设计领域，更具体地，涉 及保护电子设计自动化(EDA)模型中包含的设计信息。

背景技术

诸如多层深亚微米互补金属氧化物半导体(CMOS)技术的现代 硅技术的进步应归因于允许在单一芯片上形成更大和更复杂的设计， 并且因此使得能够在同一个硅基片上放置整个“片上系统”(SOC)设 计。这些复杂的设计可以合并例如一个或多个处理器组件、数字信号 处理(DSP)组件、存储器、多个通信接口以及图形支持组件。

SOC设计的出现使电子系统工业向基于先前存在的电路块或“核 心”的使用的新设计模式转移。在这种模式下，通过在同一个硅基片 上集成一个或多个先前存在的电路块来装配系统。对于IC设计者来说， 合并已开发的组件而不是用每个新IC设计来重新设计所有必需的硬件 是更有效和更实用的。对于不同的芯片设计厂商，自然地跟随这种转 移，以向开发片上系统(SOC)的系统级集成商或者制造商提供先前存 在的电路块，并且这些核心经常涉及由除IC集成商之外的这样厂商或 团体拥有的知识产权(IP)。

由于市场需求继续推动电子系统制造商更快更有效地开发系统， 对于电子系统集成商或制造商来说，接收核心的设计模型以便允许仿 真及设计集成SOC是有用的。IC设计仿真模型允许IC设计者知道一 个组件是否会与另一个组件一起工作来达到设计者的要求。随着设计 和方法的复杂度增加，要求越来越详细和透明的核心设计以便允许使 用和集成。不幸地，转移到SOC集成商的模型越精确和详细，对那些 设计的诸如被盗和未授权操作的滥用的风险就越大。

核心设计和模型相对容易复制、伪造和重新设计，因为他们物理 上是作为存储设备上的数据或代码存在的。此外，由于核心的存在而 引起的效率提高同样提供了对这些项目的未授权使用、再使用、转让 或销售的动机。结果，在设计和方法的复杂性需要转移大量的信息以 便允许SOC设计者使用该核心时，采取努力来保护转移到顾客、厂商 和参与SOC设计的第三方的IP变得更加重要。

因为仿真模型提供了对设计的操作和能力的有价值洞察，所以那 些在设计中拥有IP的人在与合作伙伴之间没有谨慎地拟定法律协议时 一般不公开该仿真模型。对于所有方，这样协议的谈判都需要花费时 间和金钱。如果SOC设计者想要测试出设计或构思，则达成该协议对 于快速、有效并且划算的设计开发是相当有害的。此外，由于他们本 身，这样的合法方式是一种有限制的使用，因为检测对专有核心的非 法复制、伪造、转让或再利用是困难的。对于确定特定用户是否非法 获得核心或者已经从它的电子形式中获得了电路设计中的什么敏感信 息是极端的挑战。核心的供应商因此需要一种保护他们的设计的有效 方法，以便他们花费在核心的设计、开发以及采购上的资源的权益不 被剥夺。

附图说明

在下面参照附图的描述中，采用优选的实施例来描述本发明，其 中相同的数字代表相同或相似的元件，如下：

图1是本发明的一个实施例的方框图。

图2是平面门级SPEF的例子。

图3示出了在Verilog视图中的模块或核心设计的例子。

图4示出了实例名的示范性格式。

图5示出了依据本发明的优选实施例的由设计保护系统执行的替 换方案的映射。

图6示出了依据本发明的优选实施例的受保护的SPEF的例子。

图7示出了依据本发明的优选实施例的受保护的Verilog。

图8示出了依据本发明的优选实施例的用于保护EDA工具的设计 视图中的保密信息的过程的流程图。

在本发明的典型示范性实施例的以下详细说明中，对附图进行参 照，该附图构成本发明的一部分，并且其中通过说明的方式示出了可 以实践本发明的特定示范性实施例。

具体实施方式