[发明专利]用于生成时钟信号的电路和方法

权利要求书

1.一种用于为采样装置(31)生成时钟采样信号(CLK)的电路(30)， 该电路包括：

-时钟发生器(1、40、50、60)，用于生成多个时钟信号(21-24、51-55、 61-64)，每个时钟信号具有相同的循环周期(T)并且彼此具有相移；

-关联装置(L)，用于使数字信号(DS)的特征信号部分(LE)同所述 多个时钟信号(21、22、23、24、51-55、61-64)相关联，所述关联装置 (L)由锁存电路、寄存器或者存储器电路构成；以及

-选择装置(MX)，用于基于关联装置(L)所做的关联为采样装置(31) 选择所述时钟信号(21、22、23、24、51-55、61-64)中的一个作为时钟 采样信号(CLK)以采样数字信号(DS)，所述选择装置(MX)由多路复 用器构成，

其中，所述时钟发生器(40、50)包括提供基准时钟信号的振荡器 (41、OS)，和用于基于所述基准时钟信号生成所述多个时钟信号(21-24、 51-55)的信号处理装置(42-44、56-59)，以及

其中，所述关联装置(L)具有多个地址输入端(LA1、LA2)，所述 关联装置(L)的所述多个地址输入端(LA1、LA2)的状态取决于所述多 个时钟信号(21-24、51-55、61-64)中的连接至所述多个地址输入端(LA1、 LA2)的时钟信号(21、22)在给定时间点的值，所述给定时间点是所述 关联装置(L)检测到所述数字信号(DS)的特征信号部分(LE)的时间点， 所述选择装置(MX)基于所述关联装置(L)的多个地址输入端(LA1、 LA2)在所述给定时间点的状态，选择所述多个时钟信号(21-24、51-55、 61-64)中的一个作为时钟采样信号(CLK)以采样数字信号(DS)。

2.根据权利要求1的电路，其中所述数字信号(DS)的所述特征信 号部分是所述数字信号(DS)的上升沿(LE)、下降沿、最小值或最大值 中的一个。

3.根据权利要求1的电路，其中每个所述时钟信号(21-24、51-55、 61-64)都具有特征部分，并且所述关联装置(L)确定至少一个所述特征 部分与所述数字信号(DS)的特征信号部分之间的时间差或者相位差。

4.根据权利要求3的电路，其中所述特征部分是所述时钟信号 (21-24、51-55、61-64)中相应的一个的上升沿或下降沿。

5.根据权利要求3的电路，其中所述选择装置(MX)从所述多个时 钟信号中选择带有由所述关联装置(L)确定的最小的时间差或相位差 的时钟信号(21-24、51-55、61-64)作为所述时钟采样信号(CLK)。

6.根据权利要求1的电路，其中所述时钟发生器包括带有至少一 个时延装置(2、3、66-69)的环形振荡器(1、60)。